Merge pull request #1797 from epfl-vlsc/firrtl_backend_fileinfo
[yosys.git] / techlibs / common /
drwxr-xr-x   ..
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-rw-r--r-- 1384 Makefile.inc
-rw-r--r-- 188 abc9_model.v
-rw-r--r-- 520 adff2dff.v
-rw-r--r-- 1339 cellhelp.py
-rw-r--r-- 2432 cells.lib
-rw-r--r-- 4846 cmp2lcu.v
-rw-r--r-- 2557 cmp2lut.v
-rw-r--r-- 259 dff2ff.v
-rw-r--r-- 1447 gate2lut.v
-rw-r--r-- 6081 gen_fine_ffs.py
-rw-r--r-- 8764 mul2dsp.v
-rw-r--r-- 342 pmux2mux.v
-rw-r--r-- 6213 prep.cc
-rw-r--r-- 32073 simcells.v
-rw-r--r-- 49361 simlib.v
-rw-r--r-- 7919 synth.cc
-rw-r--r-- 13725 techmap.v