Try new LUT delays
[yosys.git] / techlibs / ice40 /
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-rw-r--r-- 59 .gitignore
-rw-r--r-- 1832 Makefile.inc
-rw-r--r-- 1371 abc_hx.box
-rw-r--r-- 181 abc_hx.lut
-rw-r--r-- 1371 abc_lp.box
-rw-r--r-- 181 abc_lp.lut
-rw-r--r-- 1374 abc_u.box
-rw-r--r-- 187 abc_u.lut
-rw-r--r-- 2046 arith_map.v
-rw-r--r-- 534 brams.txt
-rw-r--r-- 669 brams_init.py
-rw-r--r-- 7976 brams_map.v
-rw-r--r-- 3850 cells_map.v
-rw-r--r-- 42176 cells_sim.v
-rw-r--r-- 4269 ice40_braminit.cc
-rw-r--r-- 5145 ice40_ffinit.cc
-rw-r--r-- 3740 ice40_ffssr.cc
-rw-r--r-- 5703 ice40_opt.cc
-rw-r--r-- 3101 ice40_unlut.cc
-rw-r--r-- 258 latches_map.v
-rw-r--r-- 10874 synth_ice40.cc
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