opt_lut: add -dlogic, to avoid disturbing logic such as carry chains.
[yosys.git] / techlibs / ice40 /
drwxr-xr-x   ..
-rw-r--r-- 59 .gitignore
-rw-r--r-- 1380 Makefile.inc
-rw-r--r-- 2046 arith_map.v
-rw-r--r-- 534 brams.txt
-rw-r--r-- 669 brams_init.py
-rw-r--r-- 7980 brams_map.v
-rw-r--r-- 3399 cells_map.v
-rw-r--r-- 35434 cells_sim.v
-rw-r--r-- 5145 ice40_ffinit.cc
-rw-r--r-- 3674 ice40_ffssr.cc
-rw-r--r-- 5703 ice40_opt.cc
-rw-r--r-- 3101 ice40_unlut.cc
-rw-r--r-- 258 latches_map.v
-rw-r--r-- 8900 synth_ice40.cc
drwxr-xr-x - tests