Add "-W' wire delay arg to abc9, use from synth_xilinx
[yosys.git] / techlibs / xilinx /
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-rw-r--r-- 30 .gitignore
-rw-r--r-- 2006 Makefile.inc
-rw-r--r-- 1624 abc.box
-rw-r--r-- 413 abc.lut
-rw-r--r-- 7825 arith_map.v
-rw-r--r-- 1674 brams.txt
-rw-r--r-- 22379 brams_bb.v
-rw-r--r-- 1573 brams_init.py
-rw-r--r-- 8255 brams_map.v
-rw-r--r-- 13178 cells_map.v
-rw-r--r-- 11251 cells_sim.v
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-rw-r--r-- 1040 drams_map.v
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-rw-r--r-- 10010 synth_xilinx.cc
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