Realistic delays for RAM32X1D too
[yosys.git] / techlibs / xilinx /
drwxr-xr-x   ..
-rw-r--r-- 30 .gitignore
-rw-r--r-- 1944 Makefile.inc
-rw-r--r-- 1688 abc_xc7.box
-rw-r--r-- 552 abc_xc7.lut
-rw-r--r-- 7825 arith_map.v
-rw-r--r-- 1674 brams.txt
-rw-r--r-- 22243 brams_bb.v
-rw-r--r-- 1573 brams_init.py
-rw-r--r-- 8255 brams_map.v
-rw-r--r-- 7920 cells_map.v
-rw-r--r-- 11579 cells_sim.v
-rw-r--r-- 4186 cells_xtra.sh
-rw-r--r-- 117640 cells_xtra.v
-rw-r--r-- 727 drams.txt
-rw-r--r-- 1620 drams_map.v
-rw-r--r-- 2649 ff_map.v
-rw-r--r-- 3918 lut_map.v
-rw-r--r-- 9638 synth_xilinx.cc
drwxr-xr-x - tests