Put attributes above port
[yosys.git] / techlibs / xilinx /
drwxr-xr-x   ..
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-rw-r--r-- 2926 Makefile.inc
-rw-r--r-- 3823 abc_map.v
-rw-r--r-- 1350 abc_model.v
-rw-r--r-- 1158 abc_unmap.v
-rw-r--r-- 1598 abc_xc7.box
-rw-r--r-- 552 abc_xc7.lut
-rw-r--r-- 390 abc_xc7_nowide.lut
-rw-r--r-- 7825 arith_map.v
-rw-r--r-- 2344 brams_init.py
-rw-r--r-- 16600 cells_map.v
-rw-r--r-- 12769 cells_sim.v
-rw-r--r-- 4186 cells_xtra.sh
-rw-r--r-- 117640 cells_xtra.v
-rw-r--r-- 2649 ff_map.v
-rw-r--r-- 3918 lut_map.v
-rw-r--r-- 727 lutrams.txt
-rw-r--r-- 1620 lutrams_map.v
-rw-r--r-- 2433 mux_map.v
-rw-r--r-- 14005 synth_xilinx.cc
drwxr-xr-x - tests
-rw-r--r-- 1409 xc6s_brams.txt
-rw-r--r-- 11938 xc6s_brams_bb.v
-rw-r--r-- 5600 xc6s_brams_map.v
-rw-r--r-- 1674 xc7_brams.txt
-rw-r--r-- 22577 xc7_brams_bb.v
-rw-r--r-- 8255 xc7_brams_map.v