amd/common: switch to 3-spaces style
[mesa.git] / src / amd / common / ac_shadowed_regs.c
index d08ccf0765f9e342dd61bce95cbc055c694f66ff..1ef2df5afb761d44f2fc0bd73e6eddefdcd3ad70 100644 (file)
  */
 
 #include "ac_shadowed_regs.h"
+
 #include "ac_debug.h"
 #include "sid.h"
 #include "util/macros.h"
 #include "util/u_debug.h"
+
 #include <stdio.h>
 
 static const struct ac_reg_range Gfx9UserConfigShadowRange[] = {
@@ -522,7 +524,8 @@ static const struct ac_reg_range Navi10NonShadowedRanges[] = {
       VGT_DMA_PRIMITIVE_TYPE,
       VGT_DMA_LS_HS_CONFIG - VGT_DMA_PRIMITIVE_TYPE + 4,
    },*/
-   /* VGT_INDEX_TYPE and VGT_DMA_INDEX_TYPE are a special case and neither of these should be shadowed. */
+   /* VGT_INDEX_TYPE and VGT_DMA_INDEX_TYPE are a special case and neither of these should be
+      shadowed. */
    {
       R_028A7C_VGT_DMA_INDEX_TYPE,
       4,
@@ -731,7 +734,8 @@ static const struct ac_reg_range Gfx103NonShadowedRanges[] = {
       VGT_DMA_PRIMITIVE_TYPE,
       VGT_DMA_LS_HS_CONFIG - VGT_DMA_PRIMITIVE_TYPE + 4,
    },*/
-   /* VGT_INDEX_TYPE and VGT_DMA_INDEX_TYPE are a special case and neither of these should be shadowed. */
+   /* VGT_INDEX_TYPE and VGT_DMA_INDEX_TYPE are a special case and neither of these should be
+      shadowed. */
    {
       R_028A7C_VGT_DMA_INDEX_TYPE,
       4,
@@ -816,7 +820,11 @@ void ac_get_reg_ranges(enum chip_class chip_class, enum radeon_family family,
                        enum ac_reg_range_type type, unsigned *num_ranges,
                        const struct ac_reg_range **ranges)
 {
-#define RETURN(array) do { *ranges = array; *num_ranges = ARRAY_SIZE(array); } while (0)
+#define RETURN(array)                                                                              \
+   do {                                                                                            \
+      *ranges = array;                                                                             \
+      *num_ranges = ARRAY_SIZE(array);                                                             \
+   } while (0)
 
    *num_ranges = 0;
    *ranges = NULL;
@@ -841,8 +849,7 @@ void ac_get_reg_ranges(enum chip_class chip_class, enum radeon_family family,
    case SI_REG_RANGE_SH:
       if (chip_class == GFX10_3 || chip_class == GFX10)
          RETURN(Gfx10ShShadowRange);
-      else if (family == CHIP_RAVEN2 ||
-               family == CHIP_RENOIR)
+      else if (family == CHIP_RAVEN2 || family == CHIP_RENOIR)
          RETURN(Gfx9ShShadowRangeRaven2);
       else if (chip_class == GFX9)
          RETURN(Gfx9ShShadowRange);
@@ -850,8 +857,7 @@ void ac_get_reg_ranges(enum chip_class chip_class, enum radeon_family family,
    case SI_REG_RANGE_CS_SH:
       if (chip_class == GFX10_3 || chip_class == GFX10)
          RETURN(Gfx10CsShShadowRange);
-      else if (family == CHIP_RAVEN2 ||
-               family == CHIP_RENOIR)
+      else if (family == CHIP_RAVEN2 || family == CHIP_RENOIR)
          RETURN(Gfx9CsShShadowRangeRaven2);
       else if (chip_class == GFX9)
          RETURN(Gfx9CsShShadowRange);
@@ -876,68 +882,68 @@ static void gfx9_emulate_clear_state(struct radeon_cmdbuf *cs,
                                      set_context_reg_seq_array_fn set_context_reg_seq_array)
 {
    static const uint32_t DbRenderControlGfx9[] = {
-      0x0       , // DB_RENDER_CONTROL
-      0x0       , // DB_COUNT_CONTROL
-      0x0       , // DB_DEPTH_VIEW
-      0x0       , // DB_RENDER_OVERRIDE
-      0x0       , // DB_RENDER_OVERRIDE2
-      0x0       , // DB_HTILE_DATA_BASE
-      0x0       , // DB_HTILE_DATA_BASE_HI
-      0x0       , // DB_DEPTH_SIZE
-      0x0       , // DB_DEPTH_BOUNDS_MIN
-      0x0       , // DB_DEPTH_BOUNDS_MAX
-      0x0       , // DB_STENCIL_CLEAR
-      0x0       , // DB_DEPTH_CLEAR
-      0x0       , // PA_SC_SCREEN_SCISSOR_TL
+      0x0,        // DB_RENDER_CONTROL
+      0x0,        // DB_COUNT_CONTROL
+      0x0,        // DB_DEPTH_VIEW
+      0x0,        // DB_RENDER_OVERRIDE
+      0x0,        // DB_RENDER_OVERRIDE2
+      0x0,        // DB_HTILE_DATA_BASE
+      0x0,        // DB_HTILE_DATA_BASE_HI
+      0x0,        // DB_DEPTH_SIZE
+      0x0,        // DB_DEPTH_BOUNDS_MIN
+      0x0,        // DB_DEPTH_BOUNDS_MAX
+      0x0,        // DB_STENCIL_CLEAR
+      0x0,        // DB_DEPTH_CLEAR
+      0x0,        // PA_SC_SCREEN_SCISSOR_TL
       0x40004000, // PA_SC_SCREEN_SCISSOR_BR
-      0x0       , // DB_Z_INFO
-      0x0       , // DB_STENCIL_INFO
-      0x0       , // DB_Z_READ_BASE
-      0x0       , // DB_Z_READ_BASE_HI
-      0x0       , // DB_STENCIL_READ_BASE
-      0x0       , // DB_STENCIL_READ_BASE_HI
-      0x0       , // DB_Z_WRITE_BASE
-      0x0       , // DB_Z_WRITE_BASE_HI
-      0x0       , // DB_STENCIL_WRITE_BASE
-      0x0       , // DB_STENCIL_WRITE_BASE_HI
-      0x0       , // DB_DFSM_CONTROL
-      0x0       , //
-      0x0       , // DB_Z_INFO2
-      0x0       , // DB_STENCIL_INFO2
-      0x0       , //
-      0x0       , //
-      0x0       , //
-      0x0       , //
-      0x0       , // TA_BC_BASE_ADDR
+      0x0,        // DB_Z_INFO
+      0x0,        // DB_STENCIL_INFO
+      0x0,        // DB_Z_READ_BASE
+      0x0,        // DB_Z_READ_BASE_HI
+      0x0,        // DB_STENCIL_READ_BASE
+      0x0,        // DB_STENCIL_READ_BASE_HI
+      0x0,        // DB_Z_WRITE_BASE
+      0x0,        // DB_Z_WRITE_BASE_HI
+      0x0,        // DB_STENCIL_WRITE_BASE
+      0x0,        // DB_STENCIL_WRITE_BASE_HI
+      0x0,        // DB_DFSM_CONTROL
+      0x0,        //
+      0x0,        // DB_Z_INFO2
+      0x0,        // DB_STENCIL_INFO2
+      0x0,        //
+      0x0,        //
+      0x0,        //
+      0x0,        //
+      0x0,        // TA_BC_BASE_ADDR
       0x0         // TA_BC_BASE_ADDR_HI
    };
    static const uint32_t CoherDestBaseHi0Gfx9[] = {
-      0x0       , // COHER_DEST_BASE_HI_0
-      0x0       , // COHER_DEST_BASE_HI_1
-      0x0       , // COHER_DEST_BASE_HI_2
-      0x0       , // COHER_DEST_BASE_HI_3
-      0x0       , // COHER_DEST_BASE_2
-      0x0       , // COHER_DEST_BASE_3
-      0x0       , // PA_SC_WINDOW_OFFSET
+      0x0,        // COHER_DEST_BASE_HI_0
+      0x0,        // COHER_DEST_BASE_HI_1
+      0x0,        // COHER_DEST_BASE_HI_2
+      0x0,        // COHER_DEST_BASE_HI_3
+      0x0,        // COHER_DEST_BASE_2
+      0x0,        // COHER_DEST_BASE_3
+      0x0,        // PA_SC_WINDOW_OFFSET
       0x80000000, // PA_SC_WINDOW_SCISSOR_TL
       0x40004000, // PA_SC_WINDOW_SCISSOR_BR
-      0xffff    , // PA_SC_CLIPRECT_RULE
-      0x0       , // PA_SC_CLIPRECT_0_TL
+      0xffff,     // PA_SC_CLIPRECT_RULE
+      0x0,        // PA_SC_CLIPRECT_0_TL
       0x40004000, // PA_SC_CLIPRECT_0_BR
-      0x0       , // PA_SC_CLIPRECT_1_TL
+      0x0,        // PA_SC_CLIPRECT_1_TL
       0x40004000, // PA_SC_CLIPRECT_1_BR
-      0x0       , // PA_SC_CLIPRECT_2_TL
+      0x0,        // PA_SC_CLIPRECT_2_TL
       0x40004000, // PA_SC_CLIPRECT_2_BR
-      0x0       , // PA_SC_CLIPRECT_3_TL
+      0x0,        // PA_SC_CLIPRECT_3_TL
       0x40004000, // PA_SC_CLIPRECT_3_BR
       0xaa99aaaa, // PA_SC_EDGERULE
-      0x0       , // PA_SU_HARDWARE_SCREEN_OFFSET
+      0x0,        // PA_SU_HARDWARE_SCREEN_OFFSET
       0xffffffff, // CB_TARGET_MASK
       0xffffffff, // CB_SHADER_MASK
       0x80000000, // PA_SC_GENERIC_SCISSOR_TL
       0x40004000, // PA_SC_GENERIC_SCISSOR_BR
-      0x0       , // COHER_DEST_BASE_0
-      0x0       , // COHER_DEST_BASE_1
+      0x0,        // COHER_DEST_BASE_0
+      0x0,        // COHER_DEST_BASE_1
       0x80000000, // PA_SC_VPORT_SCISSOR_0_TL
       0x40004000, // PA_SC_VPORT_SCISSOR_0_BR
       0x80000000, // PA_SC_VPORT_SCISSOR_1_TL
@@ -970,529 +976,529 @@ static void gfx9_emulate_clear_state(struct radeon_cmdbuf *cs,
       0x40004000, // PA_SC_VPORT_SCISSOR_14_BR
       0x80000000, // PA_SC_VPORT_SCISSOR_15_TL
       0x40004000, // PA_SC_VPORT_SCISSOR_15_BR
-      0x0       , // PA_SC_VPORT_ZMIN_0
+      0x0,        // PA_SC_VPORT_ZMIN_0
       0x3f800000, // PA_SC_VPORT_ZMAX_0
-      0x0       , // PA_SC_VPORT_ZMIN_1
+      0x0,        // PA_SC_VPORT_ZMIN_1
       0x3f800000, // PA_SC_VPORT_ZMAX_1
-      0x0       , // PA_SC_VPORT_ZMIN_2
+      0x0,        // PA_SC_VPORT_ZMIN_2
       0x3f800000, // PA_SC_VPORT_ZMAX_2
-      0x0       , // PA_SC_VPORT_ZMIN_3
+      0x0,        // PA_SC_VPORT_ZMIN_3
       0x3f800000, // PA_SC_VPORT_ZMAX_3
-      0x0       , // PA_SC_VPORT_ZMIN_4
+      0x0,        // PA_SC_VPORT_ZMIN_4
       0x3f800000, // PA_SC_VPORT_ZMAX_4
-      0x0       , // PA_SC_VPORT_ZMIN_5
+      0x0,        // PA_SC_VPORT_ZMIN_5
       0x3f800000, // PA_SC_VPORT_ZMAX_5
-      0x0       , // PA_SC_VPORT_ZMIN_6
+      0x0,        // PA_SC_VPORT_ZMIN_6
       0x3f800000, // PA_SC_VPORT_ZMAX_6
-      0x0       , // PA_SC_VPORT_ZMIN_7
+      0x0,        // PA_SC_VPORT_ZMIN_7
       0x3f800000, // PA_SC_VPORT_ZMAX_7
-      0x0       , // PA_SC_VPORT_ZMIN_8
+      0x0,        // PA_SC_VPORT_ZMIN_8
       0x3f800000, // PA_SC_VPORT_ZMAX_8
-      0x0       , // PA_SC_VPORT_ZMIN_9
+      0x0,        // PA_SC_VPORT_ZMIN_9
       0x3f800000, // PA_SC_VPORT_ZMAX_9
-      0x0       , // PA_SC_VPORT_ZMIN_10
+      0x0,        // PA_SC_VPORT_ZMIN_10
       0x3f800000, // PA_SC_VPORT_ZMAX_10
-      0x0       , // PA_SC_VPORT_ZMIN_11
+      0x0,        // PA_SC_VPORT_ZMIN_11
       0x3f800000, // PA_SC_VPORT_ZMAX_11
-      0x0       , // PA_SC_VPORT_ZMIN_12
+      0x0,        // PA_SC_VPORT_ZMIN_12
       0x3f800000, // PA_SC_VPORT_ZMAX_12
-      0x0       , // PA_SC_VPORT_ZMIN_13
+      0x0,        // PA_SC_VPORT_ZMIN_13
       0x3f800000, // PA_SC_VPORT_ZMAX_13
-      0x0       , // PA_SC_VPORT_ZMIN_14
+      0x0,        // PA_SC_VPORT_ZMIN_14
       0x3f800000, // PA_SC_VPORT_ZMAX_14
-      0x0       , // PA_SC_VPORT_ZMIN_15
+      0x0,        // PA_SC_VPORT_ZMIN_15
       0x3f800000, // PA_SC_VPORT_ZMAX_15
-      0x0       , // PA_SC_RASTER_CONFIG
-      0x0       , // PA_SC_RASTER_CONFIG_1
-      0x0       , //
+      0x0,        // PA_SC_RASTER_CONFIG
+      0x0,        // PA_SC_RASTER_CONFIG_1
+      0x0,        //
       0x0         // PA_SC_TILE_STEERING_OVERRIDE
    };
    static const uint32_t VgtMultiPrimIbResetIndxGfx9[] = {
-      0x0         // VGT_MULTI_PRIM_IB_RESET_INDX
+      0x0 // VGT_MULTI_PRIM_IB_RESET_INDX
    };
    static const uint32_t CbBlendRedGfx9[] = {
-      0x0       , // CB_BLEND_RED
-      0x0       , // CB_BLEND_GREEN
-      0x0       , // CB_BLEND_BLUE
-      0x0       , // CB_BLEND_ALPHA
-      0x0       , // CB_DCC_CONTROL
-      0x0       , //
-      0x0       , // DB_STENCIL_CONTROL
-      0x1000000 , // DB_STENCILREFMASK
-      0x1000000 , // DB_STENCILREFMASK_BF
-      0x0       , //
-      0x0       , // PA_CL_VPORT_XSCALE
-      0x0       , // PA_CL_VPORT_XOFFSET
-      0x0       , // PA_CL_VPORT_YSCALE
-      0x0       , // PA_CL_VPORT_YOFFSET
-      0x0       , // PA_CL_VPORT_ZSCALE
-      0x0       , // PA_CL_VPORT_ZOFFSET
-      0x0       , // PA_CL_VPORT_XSCALE_1
-      0x0       , // PA_CL_VPORT_XOFFSET_1
-      0x0       , // PA_CL_VPORT_YSCALE_1
-      0x0       , // PA_CL_VPORT_YOFFSET_1
-      0x0       , // PA_CL_VPORT_ZSCALE_1
-      0x0       , // PA_CL_VPORT_ZOFFSET_1
-      0x0       , // PA_CL_VPORT_XSCALE_2
-      0x0       , // PA_CL_VPORT_XOFFSET_2
-      0x0       , // PA_CL_VPORT_YSCALE_2
-      0x0       , // PA_CL_VPORT_YOFFSET_2
-      0x0       , // PA_CL_VPORT_ZSCALE_2
-      0x0       , // PA_CL_VPORT_ZOFFSET_2
-      0x0       , // PA_CL_VPORT_XSCALE_3
-      0x0       , // PA_CL_VPORT_XOFFSET_3
-      0x0       , // PA_CL_VPORT_YSCALE_3
-      0x0       , // PA_CL_VPORT_YOFFSET_3
-      0x0       , // PA_CL_VPORT_ZSCALE_3
-      0x0       , // PA_CL_VPORT_ZOFFSET_3
-      0x0       , // PA_CL_VPORT_XSCALE_4
-      0x0       , // PA_CL_VPORT_XOFFSET_4
-      0x0       , // PA_CL_VPORT_YSCALE_4
-      0x0       , // PA_CL_VPORT_YOFFSET_4
-      0x0       , // PA_CL_VPORT_ZSCALE_4
-      0x0       , // PA_CL_VPORT_ZOFFSET_4
-      0x0       , // PA_CL_VPORT_XSCALE_5
-      0x0       , // PA_CL_VPORT_XOFFSET_5
-      0x0       , // PA_CL_VPORT_YSCALE_5
-      0x0       , // PA_CL_VPORT_YOFFSET_5
-      0x0       , // PA_CL_VPORT_ZSCALE_5
-      0x0       , // PA_CL_VPORT_ZOFFSET_5
-      0x0       , // PA_CL_VPORT_XSCALE_6
-      0x0       , // PA_CL_VPORT_XOFFSET_6
-      0x0       , // PA_CL_VPORT_YSCALE_6
-      0x0       , // PA_CL_VPORT_YOFFSET_6
-      0x0       , // PA_CL_VPORT_ZSCALE_6
-      0x0       , // PA_CL_VPORT_ZOFFSET_6
-      0x0       , // PA_CL_VPORT_XSCALE_7
-      0x0       , // PA_CL_VPORT_XOFFSET_7
-      0x0       , // PA_CL_VPORT_YSCALE_7
-      0x0       , // PA_CL_VPORT_YOFFSET_7
-      0x0       , // PA_CL_VPORT_ZSCALE_7
-      0x0       , // PA_CL_VPORT_ZOFFSET_7
-      0x0       , // PA_CL_VPORT_XSCALE_8
-      0x0       , // PA_CL_VPORT_XOFFSET_8
-      0x0       , // PA_CL_VPORT_YSCALE_8
-      0x0       , // PA_CL_VPORT_YOFFSET_8
-      0x0       , // PA_CL_VPORT_ZSCALE_8
-      0x0       , // PA_CL_VPORT_ZOFFSET_8
-      0x0       , // PA_CL_VPORT_XSCALE_9
-      0x0       , // PA_CL_VPORT_XOFFSET_9
-      0x0       , // PA_CL_VPORT_YSCALE_9
-      0x0       , // PA_CL_VPORT_YOFFSET_9
-      0x0       , // PA_CL_VPORT_ZSCALE_9
-      0x0       , // PA_CL_VPORT_ZOFFSET_9
-      0x0       , // PA_CL_VPORT_XSCALE_10
-      0x0       , // PA_CL_VPORT_XOFFSET_10
-      0x0       , // PA_CL_VPORT_YSCALE_10
-      0x0       , // PA_CL_VPORT_YOFFSET_10
-      0x0       , // PA_CL_VPORT_ZSCALE_10
-      0x0       , // PA_CL_VPORT_ZOFFSET_10
-      0x0       , // PA_CL_VPORT_XSCALE_11
-      0x0       , // PA_CL_VPORT_XOFFSET_11
-      0x0       , // PA_CL_VPORT_YSCALE_11
-      0x0       , // PA_CL_VPORT_YOFFSET_11
-      0x0       , // PA_CL_VPORT_ZSCALE_11
-      0x0       , // PA_CL_VPORT_ZOFFSET_11
-      0x0       , // PA_CL_VPORT_XSCALE_12
-      0x0       , // PA_CL_VPORT_XOFFSET_12
-      0x0       , // PA_CL_VPORT_YSCALE_12
-      0x0       , // PA_CL_VPORT_YOFFSET_12
-      0x0       , // PA_CL_VPORT_ZSCALE_12
-      0x0       , // PA_CL_VPORT_ZOFFSET_12
-      0x0       , // PA_CL_VPORT_XSCALE_13
-      0x0       , // PA_CL_VPORT_XOFFSET_13
-      0x0       , // PA_CL_VPORT_YSCALE_13
-      0x0       , // PA_CL_VPORT_YOFFSET_13
-      0x0       , // PA_CL_VPORT_ZSCALE_13
-      0x0       , // PA_CL_VPORT_ZOFFSET_13
-      0x0       , // PA_CL_VPORT_XSCALE_14
-      0x0       , // PA_CL_VPORT_XOFFSET_14
-      0x0       , // PA_CL_VPORT_YSCALE_14
-      0x0       , // PA_CL_VPORT_YOFFSET_14
-      0x0       , // PA_CL_VPORT_ZSCALE_14
-      0x0       , // PA_CL_VPORT_ZOFFSET_14
-      0x0       , // PA_CL_VPORT_XSCALE_15
-      0x0       , // PA_CL_VPORT_XOFFSET_15
-      0x0       , // PA_CL_VPORT_YSCALE_15
-      0x0       , // PA_CL_VPORT_YOFFSET_15
-      0x0       , // PA_CL_VPORT_ZSCALE_15
-      0x0       , // PA_CL_VPORT_ZOFFSET_15
-      0x0       , // PA_CL_UCP_0_X
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-      0x0       , // PA_CL_UCP_3_X
-      0x0       , // PA_CL_UCP_3_Y
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-      0x0       , // PA_CL_UCP_5_X
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+      0x0,       // CB_BLEND_RED
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+      0x0,       //
+      0x0,       // DB_STENCIL_CONTROL
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+      0x0,       //
+      0x0,       // PA_CL_VPORT_XSCALE
+      0x0,       // PA_CL_VPORT_XOFFSET
+      0x0,       // PA_CL_VPORT_YSCALE
+      0x0,       // PA_CL_VPORT_YOFFSET
+      0x0,       // PA_CL_VPORT_ZSCALE
+      0x0,       // PA_CL_VPORT_ZOFFSET
+      0x0,       // PA_CL_VPORT_XSCALE_1
+      0x0,       // PA_CL_VPORT_XOFFSET_1
+      0x0,       // PA_CL_VPORT_YSCALE_1
+      0x0,       // PA_CL_VPORT_YOFFSET_1
+      0x0,       // PA_CL_VPORT_ZSCALE_1
+      0x0,       // PA_CL_VPORT_ZOFFSET_1
+      0x0,       // PA_CL_VPORT_XSCALE_2
+      0x0,       // PA_CL_VPORT_XOFFSET_2
+      0x0,       // PA_CL_VPORT_YSCALE_2
+      0x0,       // PA_CL_VPORT_YOFFSET_2
+      0x0,       // PA_CL_VPORT_ZSCALE_2
+      0x0,       // PA_CL_VPORT_ZOFFSET_2
+      0x0,       // PA_CL_VPORT_XSCALE_3
+      0x0,       // PA_CL_VPORT_XOFFSET_3
+      0x0,       // PA_CL_VPORT_YSCALE_3
+      0x0,       // PA_CL_VPORT_YOFFSET_3
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+      0x0,       // PA_CL_VPORT_XSCALE_4
+      0x0,       // PA_CL_VPORT_XOFFSET_4
+      0x0,       // PA_CL_VPORT_YSCALE_4
+      0x0,       // PA_CL_VPORT_YOFFSET_4
+      0x0,       // PA_CL_VPORT_ZSCALE_4
+      0x0,       // PA_CL_VPORT_ZOFFSET_4
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+      0x0,       // PA_CL_VPORT_XOFFSET_5
+      0x0,       // PA_CL_VPORT_YSCALE_5
+      0x0,       // PA_CL_VPORT_YOFFSET_5
+      0x0,       // PA_CL_VPORT_ZSCALE_5
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    };
    static const uint32_t SpiPsInputCntl0Gfx9[] = {
-      0x0       , // SPI_PS_INPUT_CNTL_0
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-      0x0       , //
-      0x0       , // SPI_TMPRING_SIZE
-      0x0       , //
-      0x0       , //
-      0x0       , //
-      0x0       , //
-      0x0       , //
-      0x0       , //
-      0x0       , //
-      0x0       , //
-      0x0       , // SPI_SHADER_POS_FORMAT
-      0x0       , // SPI_SHADER_Z_FORMAT
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+      0x0, // SPI_PS_INPUT_CNTL_0
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+      0x0, //
+      0x0, // SPI_PS_INPUT_ENA
+      0x0, // SPI_PS_INPUT_ADDR
+      0x0, // SPI_INTERP_CONTROL_0
+      0x2, // SPI_PS_IN_CONTROL
+      0x0, //
+      0x0, // SPI_BARYC_CNTL
+      0x0, //
+      0x0, // SPI_TMPRING_SIZE
+      0x0, //
+      0x0, //
+      0x0, //
+      0x0, //
+      0x0, //
+      0x0, //
+      0x0, //
+      0x0, //
+      0x0, // SPI_SHADER_POS_FORMAT
+      0x0, // SPI_SHADER_Z_FORMAT
+      0x0  // SPI_SHADER_COL_FORMAT
    };
    static const uint32_t SxPsDownconvertGfx9[] = {
-      0x0       , // SX_PS_DOWNCONVERT
-      0x0       , // SX_BLEND_OPT_EPSILON
-      0x0       , // SX_BLEND_OPT_CONTROL
-      0x0       , // SX_MRT0_BLEND_OPT
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-      0x0       , // CB_MRT3_EPITCH
-      0x0       , // CB_MRT4_EPITCH
-      0x0       , // CB_MRT5_EPITCH
-      0x0       , // CB_MRT6_EPITCH
-      0x0         // CB_MRT7_EPITCH
+      0x0, // SX_PS_DOWNCONVERT
+      0x0, // SX_BLEND_OPT_EPSILON
+      0x0, // SX_BLEND_OPT_CONTROL
+      0x0, // SX_MRT0_BLEND_OPT
+      0x0, // SX_MRT1_BLEND_OPT
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+      0x0, // SX_MRT6_BLEND_OPT
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+      0x0, // CB_BLEND0_CONTROL
+      0x0, // CB_BLEND1_CONTROL
+      0x0, // CB_BLEND2_CONTROL
+      0x0, // CB_BLEND3_CONTROL
+      0x0, // CB_BLEND4_CONTROL
+      0x0, // CB_BLEND5_CONTROL
+      0x0, // CB_BLEND6_CONTROL
+      0x0, // CB_BLEND7_CONTROL
+      0x0, // CB_MRT0_EPITCH
+      0x0, // CB_MRT1_EPITCH
+      0x0, // CB_MRT2_EPITCH
+      0x0, // CB_MRT3_EPITCH
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+      0x0, // CB_MRT6_EPITCH
+      0x0  // CB_MRT7_EPITCH
    };
    static const uint32_t DbDepthControlGfx9[] = {
-      0x0       , // DB_DEPTH_CONTROL
-      0x0       , // DB_EQAA
-      0x0       , // CB_COLOR_CONTROL
-      0x0       , // DB_SHADER_CONTROL
-      0x90000   , // PA_CL_CLIP_CNTL
-      0x4       , // PA_SU_SC_MODE_CNTL
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-      0x0       , // PA_CL_VS_OUT_CNTL
-      0x0         // PA_CL_NANINF_CNTL
+      0x0,     // DB_DEPTH_CONTROL
+      0x0,     // DB_EQAA
+      0x0,     // CB_COLOR_CONTROL
+      0x0,     // DB_SHADER_CONTROL
+      0x90000, // PA_CL_CLIP_CNTL
+      0x4,     // PA_SU_SC_MODE_CNTL
+      0x0,     // PA_CL_VTE_CNTL
+      0x0,     // PA_CL_VS_OUT_CNTL
+      0x0      // PA_CL_NANINF_CNTL
    };
    static const uint32_t PaSuPrimFilterCntlGfx9[] = {
-      0x0       , // PA_SU_PRIM_FILTER_CNTL
-      0x0       , // PA_SU_SMALL_PRIM_FILTER_CNTL
-      0x0       , // PA_CL_OBJPRIM_ID_CNTL
-      0x0       , // PA_CL_NGG_CNTL
-      0x0       , // PA_SU_OVER_RASTERIZATION_CNTL
-      0x0         // PA_STEREO_CNTL
+      0x0, // PA_SU_PRIM_FILTER_CNTL
+      0x0, // PA_SU_SMALL_PRIM_FILTER_CNTL
+      0x0, // PA_CL_OBJPRIM_ID_CNTL
+      0x0, // PA_CL_NGG_CNTL
+      0x0, // PA_SU_OVER_RASTERIZATION_CNTL
+      0x0  // PA_STEREO_CNTL
    };
    static const uint32_t PaSuPointSizeGfx9[] = {
-      0x0       , // PA_SU_POINT_SIZE
-      0x0       , // PA_SU_POINT_MINMAX
-      0x0       , // PA_SU_LINE_CNTL
-      0x0         // PA_SC_LINE_STIPPLE
+      0x0, // PA_SU_POINT_SIZE
+      0x0, // PA_SU_POINT_MINMAX
+      0x0, // PA_SU_LINE_CNTL
+      0x0  // PA_SC_LINE_STIPPLE
    };
    static const uint32_t VgtHosMaxTessLevelGfx9[] = {
-      0x0       , // VGT_HOS_MAX_TESS_LEVEL
-      0x0         // VGT_HOS_MIN_TESS_LEVEL
+      0x0, // VGT_HOS_MAX_TESS_LEVEL
+      0x0  // VGT_HOS_MIN_TESS_LEVEL
    };
    static const uint32_t VgtGsModeGfx9[] = {
-      0x0       , // VGT_GS_MODE
-      0x0       , // VGT_GS_ONCHIP_CNTL
-      0x0       , // PA_SC_MODE_CNTL_0
-      0x0       , // PA_SC_MODE_CNTL_1
-      0x0       , // VGT_ENHANCE
-      0x100     , // VGT_GS_PER_ES
-      0x80      , // VGT_ES_PER_GS
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-      0x0       , // VGT_GSVS_RING_OFFSET_1
-      0x0       , // VGT_GSVS_RING_OFFSET_2
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-      0x0         // VGT_GS_OUT_PRIM_TYPE
+      0x0,   // VGT_GS_MODE
+      0x0,   // VGT_GS_ONCHIP_CNTL
+      0x0,   // PA_SC_MODE_CNTL_0
+      0x0,   // PA_SC_MODE_CNTL_1
+      0x0,   // VGT_ENHANCE
+      0x100, // VGT_GS_PER_ES
+      0x80 // VGT_ES_PER_GS
+      0x2,   // VGT_GS_PER_VS
+      0x0,   // VGT_GSVS_RING_OFFSET_1
+      0x0,   // VGT_GSVS_RING_OFFSET_2
+      0x0,   // VGT_GSVS_RING_OFFSET_3
+      0x0    // VGT_GS_OUT_PRIM_TYPE
    };
    static const uint32_t VgtPrimitiveidEnGfx9[] = {
-      0x0         // VGT_PRIMITIVEID_EN
+      0x0 // VGT_PRIMITIVEID_EN
    };
    static const uint32_t VgtPrimitiveidResetGfx9[] = {
-      0x0         // VGT_PRIMITIVEID_RESET
+      0x0 // VGT_PRIMITIVEID_RESET
    };
    static const uint32_t VgtGsMaxPrimsPerSubgroupGfx9[] = {
-      0x0       , // VGT_GS_MAX_PRIMS_PER_SUBGROUP
-      0x0       , // VGT_DRAW_PAYLOAD_CNTL
-      0x0       , //
-      0x0       , // VGT_INSTANCE_STEP_RATE_0
-      0x0       , // VGT_INSTANCE_STEP_RATE_1
-      0x0       , //
-      0x0       , // VGT_ESGS_RING_ITEMSIZE
-      0x0       , // VGT_GSVS_RING_ITEMSIZE
-      0x0       , // VGT_REUSE_OFF
-      0x0       , // VGT_VTX_CNT_EN
-      0x0       , // DB_HTILE_SURFACE
-      0x0       , // DB_SRESULTS_COMPARE_STATE0
-      0x0       , // DB_SRESULTS_COMPARE_STATE1
-      0x0       , // DB_PRELOAD_CONTROL
-      0x0       , //
-      0x0       , // VGT_STRMOUT_BUFFER_SIZE_0
-      0x0         // VGT_STRMOUT_VTX_STRIDE_0
+      0x0, // VGT_GS_MAX_PRIMS_PER_SUBGROUP
+      0x0, // VGT_DRAW_PAYLOAD_CNTL
+      0x0, //
+      0x0, // VGT_INSTANCE_STEP_RATE_0
+      0x0, // VGT_INSTANCE_STEP_RATE_1
+      0x0, //
+      0x0, // VGT_ESGS_RING_ITEMSIZE
+      0x0, // VGT_GSVS_RING_ITEMSIZE
+      0x0, // VGT_REUSE_OFF
+      0x0, // VGT_VTX_CNT_EN
+      0x0, // DB_HTILE_SURFACE
+      0x0, // DB_SRESULTS_COMPARE_STATE0
+      0x0, // DB_SRESULTS_COMPARE_STATE1
+      0x0, // DB_PRELOAD_CONTROL
+      0x0, //
+      0x0, // VGT_STRMOUT_BUFFER_SIZE_0
+      0x0  // VGT_STRMOUT_VTX_STRIDE_0
    };
    static const uint32_t VgtStrmoutBufferSize1Gfx9[] = {
-      0x0       , // VGT_STRMOUT_BUFFER_SIZE_1
-      0x0         // VGT_STRMOUT_VTX_STRIDE_1
+      0x0, // VGT_STRMOUT_BUFFER_SIZE_1
+      0x0  // VGT_STRMOUT_VTX_STRIDE_1
    };
    static const uint32_t VgtStrmoutBufferSize2Gfx9[] = {
-      0x0       , // VGT_STRMOUT_BUFFER_SIZE_2
-      0x0         // VGT_STRMOUT_VTX_STRIDE_2
+      0x0, // VGT_STRMOUT_BUFFER_SIZE_2
+      0x0  // VGT_STRMOUT_VTX_STRIDE_2
    };
    static const uint32_t VgtStrmoutBufferSize3Gfx9[] = {
-      0x0       , // VGT_STRMOUT_BUFFER_SIZE_3
-      0x0         // VGT_STRMOUT_VTX_STRIDE_3
+      0x0, // VGT_STRMOUT_BUFFER_SIZE_3
+      0x0  // VGT_STRMOUT_VTX_STRIDE_3
    };
    static const uint32_t VgtStrmoutDrawOpaqueOffsetGfx9[] = {
-      0x0       , // VGT_STRMOUT_DRAW_OPAQUE_OFFSET
-      0x0       , // VGT_STRMOUT_DRAW_OPAQUE_BUFFER_FILLED_SIZE
-      0x0         // VGT_STRMOUT_DRAW_OPAQUE_VERTEX_STRIDE
+      0x0, // VGT_STRMOUT_DRAW_OPAQUE_OFFSET
+      0x0, // VGT_STRMOUT_DRAW_OPAQUE_BUFFER_FILLED_SIZE
+      0x0  // VGT_STRMOUT_DRAW_OPAQUE_VERTEX_STRIDE
    };
    static const uint32_t VgtGsMaxVertOutGfx9[] = {
-      0x0       , // VGT_GS_MAX_VERT_OUT
-      0x0       , //
-      0x0       , //
-      0x0       , //
-      0x0       , //
-      0x0       , //
-      0x0       , // VGT_TESS_DISTRIBUTION
-      0x0       , // VGT_SHADER_STAGES_EN
-      0x0       , // VGT_LS_HS_CONFIG
-      0x0       , // VGT_GS_VERT_ITEMSIZE
-      0x0       , // VGT_GS_VERT_ITEMSIZE_1
-      0x0       , // VGT_GS_VERT_ITEMSIZE_2
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-      0x0       , // VGT_TF_PARAM
-      0x0       , // DB_ALPHA_TO_MASK
-      0x0       , // VGT_DISPATCH_DRAW_INDEX
-      0x0       , // PA_SU_POLY_OFFSET_DB_FMT_CNTL
-      0x0       , // PA_SU_POLY_OFFSET_CLAMP
-      0x0       , // PA_SU_POLY_OFFSET_FRONT_SCALE
-      0x0       , // PA_SU_POLY_OFFSET_FRONT_OFFSET
-      0x0       , // PA_SU_POLY_OFFSET_BACK_SCALE
-      0x0       , // PA_SU_POLY_OFFSET_BACK_OFFSET
-      0x0       , // VGT_GS_INSTANCE_CNT
-      0x0       , // VGT_STRMOUT_CONFIG
-      0x0         // VGT_STRMOUT_BUFFER_CONFIG
+      0x0, // VGT_GS_MAX_VERT_OUT
+      0x0, //
+      0x0, //
+      0x0, //
+      0x0, //
+      0x0, //
+      0x0, // VGT_TESS_DISTRIBUTION
+      0x0, // VGT_SHADER_STAGES_EN
+      0x0, // VGT_LS_HS_CONFIG
+      0x0, // VGT_GS_VERT_ITEMSIZE
+      0x0, // VGT_GS_VERT_ITEMSIZE_1
+      0x0, // VGT_GS_VERT_ITEMSIZE_2
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+      0x0, // VGT_TF_PARAM
+      0x0, // DB_ALPHA_TO_MASK
+      0x0, // VGT_DISPATCH_DRAW_INDEX
+      0x0, // PA_SU_POLY_OFFSET_DB_FMT_CNTL
+      0x0, // PA_SU_POLY_OFFSET_CLAMP
+      0x0, // PA_SU_POLY_OFFSET_FRONT_SCALE
+      0x0, // PA_SU_POLY_OFFSET_FRONT_OFFSET
+      0x0, // PA_SU_POLY_OFFSET_BACK_SCALE
+      0x0, // PA_SU_POLY_OFFSET_BACK_OFFSET
+      0x0, // VGT_GS_INSTANCE_CNT
+      0x0, // VGT_STRMOUT_CONFIG
+      0x0  // VGT_STRMOUT_BUFFER_CONFIG
    };
    static const uint32_t PaScCentroidPriority0Gfx9[] = {
-      0x0       , // PA_SC_CENTROID_PRIORITY_0
-      0x0       , // PA_SC_CENTROID_PRIORITY_1
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-      0x5       , // PA_SU_VTX_CNTL
+      0x0,        // PA_SC_CENTROID_PRIORITY_0
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+      0x1000,     // PA_SC_LINE_CNTL
+      0x0,        // PA_SC_AA_CONFIG
+      0x5,        // PA_SU_VTX_CNTL
       0x3f800000, // PA_CL_GB_VERT_CLIP_ADJ
       0x3f800000, // PA_CL_GB_VERT_DISC_ADJ
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       0x3f800000, // PA_CL_GB_HORZ_DISC_ADJ
-      0x0       , // PA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y0_0
-      0x0       , // PA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y0_1
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+      0x0,        // PA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y0_0
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+      0x0,        // PA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y0_0
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+      0x0,        // PA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y1_1
+      0x0,        // PA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y1_2
+      0x0,        // PA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y1_3
+      0x0,        // PA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y1_0
+      0x0,        // PA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y1_1
+      0x0,        // PA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y1_2
+      0x0,        // PA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y1_3
       0xffffffff, // PA_SC_AA_MASK_X0Y0_X1Y0
       0xffffffff, // PA_SC_AA_MASK_X0Y1_X1Y1
-      0x0       , // PA_SC_SHADER_CONTROL
-      0x3       , // PA_SC_BINNER_CNTL_0
-      0x0       , // PA_SC_BINNER_CNTL_1
-      0x100000  , // PA_SC_CONSERVATIVE_RASTERIZATION_CNTL
-      0x0       , // PA_SC_NGG_MODE_CNTL
-      0x0       , //
-      0x1e      , // VGT_VERTEX_REUSE_BLOCK_CNTL
-      0x20      , // VGT_OUT_DEALLOC_CNTL
-      0x0       , // CB_COLOR0_BASE
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       0x0         // CB_COLOR7_DCC_BASE_EXT
    };
 
@@ -1500,7 +1506,8 @@ static void gfx9_emulate_clear_state(struct radeon_cmdbuf *cs,
 
    set_context_reg_seq_array(cs, R_028000_DB_RENDER_CONTROL, SET(DbRenderControlGfx9));
    set_context_reg_seq_array(cs, R_0281E8_COHER_DEST_BASE_HI_0, SET(CoherDestBaseHi0Gfx9));
-   set_context_reg_seq_array(cs, R_02840C_VGT_MULTI_PRIM_IB_RESET_INDX, SET(VgtMultiPrimIbResetIndxGfx9));
+   set_context_reg_seq_array(cs, R_02840C_VGT_MULTI_PRIM_IB_RESET_INDX,
+                             SET(VgtMultiPrimIbResetIndxGfx9));
    set_context_reg_seq_array(cs, R_028414_CB_BLEND_RED, SET(CbBlendRedGfx9));
    set_context_reg_seq_array(cs, R_028644_SPI_PS_INPUT_CNTL_0, SET(SpiPsInputCntl0Gfx9));
    set_context_reg_seq_array(cs, R_028754_SX_PS_DOWNCONVERT, SET(SxPsDownconvertGfx9));
@@ -1511,13 +1518,19 @@ static void gfx9_emulate_clear_state(struct radeon_cmdbuf *cs,
    set_context_reg_seq_array(cs, R_028A40_VGT_GS_MODE, SET(VgtGsModeGfx9));
    set_context_reg_seq_array(cs, R_028A84_VGT_PRIMITIVEID_EN, SET(VgtPrimitiveidEnGfx9));
    set_context_reg_seq_array(cs, R_028A8C_VGT_PRIMITIVEID_RESET, SET(VgtPrimitiveidResetGfx9));
-   set_context_reg_seq_array(cs, R_028A94_VGT_GS_MAX_PRIMS_PER_SUBGROUP, SET(VgtGsMaxPrimsPerSubgroupGfx9));
-   set_context_reg_seq_array(cs, R_028AE0_VGT_STRMOUT_BUFFER_SIZE_1, SET(VgtStrmoutBufferSize1Gfx9));
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-   set_context_reg_seq_array(cs, R_028B00_VGT_STRMOUT_BUFFER_SIZE_3, SET(VgtStrmoutBufferSize3Gfx9));
-   set_context_reg_seq_array(cs, R_028B28_VGT_STRMOUT_DRAW_OPAQUE_OFFSET, SET(VgtStrmoutDrawOpaqueOffsetGfx9));
+   set_context_reg_seq_array(cs, R_028A94_VGT_GS_MAX_PRIMS_PER_SUBGROUP,
+                             SET(VgtGsMaxPrimsPerSubgroupGfx9));
+   set_context_reg_seq_array(cs, R_028AE0_VGT_STRMOUT_BUFFER_SIZE_1,
+                             SET(VgtStrmoutBufferSize1Gfx9));
+   set_context_reg_seq_array(cs, R_028AF0_VGT_STRMOUT_BUFFER_SIZE_2,
+                             SET(VgtStrmoutBufferSize2Gfx9));
+   set_context_reg_seq_array(cs, R_028B00_VGT_STRMOUT_BUFFER_SIZE_3,
+                             SET(VgtStrmoutBufferSize3Gfx9));
+   set_context_reg_seq_array(cs, R_028B28_VGT_STRMOUT_DRAW_OPAQUE_OFFSET,
+                             SET(VgtStrmoutDrawOpaqueOffsetGfx9));
    set_context_reg_seq_array(cs, R_028B38_VGT_GS_MAX_VERT_OUT, SET(VgtGsMaxVertOutGfx9));
-   set_context_reg_seq_array(cs, R_028BD4_PA_SC_CENTROID_PRIORITY_0, SET(PaScCentroidPriority0Gfx9));
+   set_context_reg_seq_array(cs, R_028BD4_PA_SC_CENTROID_PRIORITY_0,
+                             SET(PaScCentroidPriority0Gfx9));
 }
 
 /**
@@ -1529,68 +1542,68 @@ static void gfx10_emulate_clear_state(struct radeon_cmdbuf *cs, unsigned num_reg
                                       set_context_reg_seq_array_fn set_context_reg_seq_array)
 {
    static const uint32_t DbRenderControlNv10[] = {
-      0x0       , // DB_RENDER_CONTROL
-      0x0       , // DB_COUNT_CONTROL
-      0x0       , // DB_DEPTH_VIEW
-      0x0       , // DB_RENDER_OVERRIDE
-      0x0       , // DB_RENDER_OVERRIDE2
-      0x0       , // DB_HTILE_DATA_BASE
-      0x0       , //
-      0x0       , // DB_DEPTH_SIZE_XY
-      0x0       , // DB_DEPTH_BOUNDS_MIN
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-      0x0       , // DB_DEPTH_CLEAR
-      0x0       , // PA_SC_SCREEN_SCISSOR_TL
+      0x0,        // DB_RENDER_CONTROL
+      0x0,        // DB_COUNT_CONTROL
+      0x0,        // DB_DEPTH_VIEW
+      0x0,        // DB_RENDER_OVERRIDE
+      0x0,        // DB_RENDER_OVERRIDE2
+      0x0,        // DB_HTILE_DATA_BASE
+      0x0,        //
+      0x0,        // DB_DEPTH_SIZE_XY
+      0x0,        // DB_DEPTH_BOUNDS_MIN
+      0x0,        // DB_DEPTH_BOUNDS_MAX
+      0x0,        // DB_STENCIL_CLEAR
+      0x0,        // DB_DEPTH_CLEAR
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       0x40004000, // PA_SC_SCREEN_SCISSOR_BR
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-      0x0       , // DB_RESERVED_REG_2
-      0x0       , // DB_Z_INFO
-      0x0       , // DB_STENCIL_INFO
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-      0x0       , // DB_STENCIL_READ_BASE
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-      0x0       , // DB_STENCIL_WRITE_BASE
-      0x0       , //
-      0x0       , //
-      0x0       , //
-      0x0       , //
-      0x0       , // DB_Z_READ_BASE_HI
-      0x0       , // DB_STENCIL_READ_BASE_HI
-      0x0       , // DB_Z_WRITE_BASE_HI
-      0x0       , // DB_STENCIL_WRITE_BASE_HI
-      0x0       , // DB_HTILE_DATA_BASE_HI
-      0x0       , // DB_RMI_L2_CACHE_CONTROL
-      0x0       , // TA_BC_BASE_ADDR
+      0x0,        // DB_DFSM_CONTROL
+      0x0,        // DB_RESERVED_REG_2
+      0x0,        // DB_Z_INFO
+      0x0,        // DB_STENCIL_INFO
+      0x0,        // DB_Z_READ_BASE
+      0x0,        // DB_STENCIL_READ_BASE
+      0x0,        // DB_Z_WRITE_BASE
+      0x0,        // DB_STENCIL_WRITE_BASE
+      0x0,        //
+      0x0,        //
+      0x0,        //
+      0x0,        //
+      0x0,        // DB_Z_READ_BASE_HI
+      0x0,        // DB_STENCIL_READ_BASE_HI
+      0x0,        // DB_Z_WRITE_BASE_HI
+      0x0,        // DB_STENCIL_WRITE_BASE_HI
+      0x0,        // DB_HTILE_DATA_BASE_HI
+      0x0,        // DB_RMI_L2_CACHE_CONTROL
+      0x0,        // TA_BC_BASE_ADDR
       0x0         // TA_BC_BASE_ADDR_HI
    };
    static const uint32_t CoherDestBaseHi0Nv10[] = {
-      0x0       , // COHER_DEST_BASE_HI_0
-      0x0       , // COHER_DEST_BASE_HI_1
-      0x0       , // COHER_DEST_BASE_HI_2
-      0x0       , // COHER_DEST_BASE_HI_3
-      0x0       , // COHER_DEST_BASE_2
-      0x0       , // COHER_DEST_BASE_3
-      0x0       , // PA_SC_WINDOW_OFFSET
+      0x0,        // COHER_DEST_BASE_HI_0
+      0x0,        // COHER_DEST_BASE_HI_1
+      0x0,        // COHER_DEST_BASE_HI_2
+      0x0,        // COHER_DEST_BASE_HI_3
+      0x0,        // COHER_DEST_BASE_2
+      0x0,        // COHER_DEST_BASE_3
+      0x0,        // PA_SC_WINDOW_OFFSET
       0x80000000, // PA_SC_WINDOW_SCISSOR_TL
       0x40004000, // PA_SC_WINDOW_SCISSOR_BR
-      0xffff    , // PA_SC_CLIPRECT_RULE
-      0x0       , // PA_SC_CLIPRECT_0_TL
+      0xffff,     // PA_SC_CLIPRECT_RULE
+      0x0,        // PA_SC_CLIPRECT_0_TL
       0x40004000, // PA_SC_CLIPRECT_0_BR
-      0x0       , // PA_SC_CLIPRECT_1_TL
+      0x0,        // PA_SC_CLIPRECT_1_TL
       0x40004000, // PA_SC_CLIPRECT_1_BR
-      0x0       , // PA_SC_CLIPRECT_2_TL
+      0x0,        // PA_SC_CLIPRECT_2_TL
       0x40004000, // PA_SC_CLIPRECT_2_BR
-      0x0       , // PA_SC_CLIPRECT_3_TL
+      0x0,        // PA_SC_CLIPRECT_3_TL
       0x40004000, // PA_SC_CLIPRECT_3_BR
       0xaa99aaaa, // PA_SC_EDGERULE
-      0x0       , // PA_SU_HARDWARE_SCREEN_OFFSET
+      0x0,        // PA_SU_HARDWARE_SCREEN_OFFSET
       0xffffffff, // CB_TARGET_MASK
       0xffffffff, // CB_SHADER_MASK
       0x80000000, // PA_SC_GENERIC_SCISSOR_TL
       0x40004000, // PA_SC_GENERIC_SCISSOR_BR
-      0x0       , // COHER_DEST_BASE_0
-      0x0       , // COHER_DEST_BASE_1
+      0x0,        // COHER_DEST_BASE_0
+      0x0,        // COHER_DEST_BASE_1
       0x80000000, // PA_SC_VPORT_SCISSOR_0_TL
       0x40004000, // PA_SC_VPORT_SCISSOR_0_BR
       0x80000000, // PA_SC_VPORT_SCISSOR_1_TL
@@ -1623,583 +1636,585 @@ static void gfx10_emulate_clear_state(struct radeon_cmdbuf *cs, unsigned num_reg
       0x40004000, // PA_SC_VPORT_SCISSOR_14_BR
       0x80000000, // PA_SC_VPORT_SCISSOR_15_TL
       0x40004000, // PA_SC_VPORT_SCISSOR_15_BR
-      0x0       , // PA_SC_VPORT_ZMIN_0
+      0x0,        // PA_SC_VPORT_ZMIN_0
       0x3f800000, // PA_SC_VPORT_ZMAX_0
-      0x0       , // PA_SC_VPORT_ZMIN_1
+      0x0,        // PA_SC_VPORT_ZMIN_1
       0x3f800000, // PA_SC_VPORT_ZMAX_1
-      0x0       , // PA_SC_VPORT_ZMIN_2
+      0x0,        // PA_SC_VPORT_ZMIN_2
       0x3f800000, // PA_SC_VPORT_ZMAX_2
-      0x0       , // PA_SC_VPORT_ZMIN_3
+      0x0,        // PA_SC_VPORT_ZMIN_3
       0x3f800000, // PA_SC_VPORT_ZMAX_3
-      0x0       , // PA_SC_VPORT_ZMIN_4
+      0x0,        // PA_SC_VPORT_ZMIN_4
       0x3f800000, // PA_SC_VPORT_ZMAX_4
-      0x0       , // PA_SC_VPORT_ZMIN_5
+      0x0,        // PA_SC_VPORT_ZMIN_5
       0x3f800000, // PA_SC_VPORT_ZMAX_5
-      0x0       , // PA_SC_VPORT_ZMIN_6
+      0x0,        // PA_SC_VPORT_ZMIN_6
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-      0x0       , // PA_SC_VPORT_ZMIN_7
+      0x0,        // PA_SC_VPORT_ZMIN_7
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+      0x0,        // PA_SC_VPORT_ZMIN_8
       0x3f800000, // PA_SC_VPORT_ZMAX_8
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+      0x0,        // PA_SC_VPORT_ZMIN_9
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-      0x0       , // PA_SC_VPORT_ZMIN_12
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-      0x0       , // PA_SC_VPORT_ZMIN_13
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-      0x0       , // PA_SC_RASTER_CONFIG_1
-      0x0       , //
+      0x0,        // PA_SC_RASTER_CONFIG
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-      0x0       , //
-      0x0       , //
-      0x0       , //
-      0x0       , //
-      0x0       , //
-      0x0       , //
-      0x0       , //
-      0x0       , // SPI_SHADER_IDX_FORMAT
-      0x0       , // SPI_SHADER_POS_FORMAT
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+      0x0, // SPI_PS_INPUT_CNTL_8
+      0x0, // SPI_PS_INPUT_CNTL_9
+      0x0, // SPI_PS_INPUT_CNTL_10
+      0x0, // SPI_PS_INPUT_CNTL_11
+      0x0, // SPI_PS_INPUT_CNTL_12
+      0x0, // SPI_PS_INPUT_CNTL_13
+      0x0, // SPI_PS_INPUT_CNTL_14
+      0x0, // SPI_PS_INPUT_CNTL_15
+      0x0, // SPI_PS_INPUT_CNTL_16
+      0x0, // SPI_PS_INPUT_CNTL_17
+      0x0, // SPI_PS_INPUT_CNTL_18
+      0x0, // SPI_PS_INPUT_CNTL_19
+      0x0, // SPI_PS_INPUT_CNTL_20
+      0x0, // SPI_PS_INPUT_CNTL_21
+      0x0, // SPI_PS_INPUT_CNTL_22
+      0x0, // SPI_PS_INPUT_CNTL_23
+      0x0, // SPI_PS_INPUT_CNTL_24
+      0x0, // SPI_PS_INPUT_CNTL_25
+      0x0, // SPI_PS_INPUT_CNTL_26
+      0x0, // SPI_PS_INPUT_CNTL_27
+      0x0, // SPI_PS_INPUT_CNTL_28
+      0x0, // SPI_PS_INPUT_CNTL_29
+      0x0, // SPI_PS_INPUT_CNTL_30
+      0x0, // SPI_PS_INPUT_CNTL_31
+      0x0, // SPI_VS_OUT_CONFIG
+      0x0, //
+      0x0, // SPI_PS_INPUT_ENA
+      0x0, // SPI_PS_INPUT_ADDR
+      0x0, // SPI_INTERP_CONTROL_0
+      0x2, // SPI_PS_IN_CONTROL
+      0x0, //
+      0x0, // SPI_BARYC_CNTL
+      0x0, //
+      0x0, // SPI_TMPRING_SIZE
+      0x0, //
+      0x0, //
+      0x0, //
+      0x0, //
+      0x0, //
+      0x0, //
+      0x0, //
+      0x0, // SPI_SHADER_IDX_FORMAT
+      0x0, // SPI_SHADER_POS_FORMAT
+      0x0, // SPI_SHADER_Z_FORMAT
+      0x0  // SPI_SHADER_COL_FORMAT
    };
    static const uint32_t SxPsDownconvertNv10[] = {
-      0x0       , // SX_PS_DOWNCONVERT
-      0x0       , // SX_BLEND_OPT_EPSILON
-      0x0       , // SX_BLEND_OPT_CONTROL
-      0x0       , // SX_MRT0_BLEND_OPT
-      0x0       , // SX_MRT1_BLEND_OPT
-      0x0       , // SX_MRT2_BLEND_OPT
-      0x0       , // SX_MRT3_BLEND_OPT
-      0x0       , // SX_MRT4_BLEND_OPT
-      0x0       , // SX_MRT5_BLEND_OPT
-      0x0       , // SX_MRT6_BLEND_OPT
-      0x0       , // SX_MRT7_BLEND_OPT
-      0x0       , // CB_BLEND0_CONTROL
-      0x0       , // CB_BLEND1_CONTROL
-      0x0       , // CB_BLEND2_CONTROL
-      0x0       , // CB_BLEND3_CONTROL
-      0x0       , // CB_BLEND4_CONTROL
-      0x0       , // CB_BLEND5_CONTROL
-      0x0       , // CB_BLEND6_CONTROL
-      0x0         // CB_BLEND7_CONTROL
+      0x0, // SX_PS_DOWNCONVERT
+      0x0, // SX_BLEND_OPT_EPSILON
+      0x0, // SX_BLEND_OPT_CONTROL
+      0x0, // SX_MRT0_BLEND_OPT
+      0x0, // SX_MRT1_BLEND_OPT
+      0x0, // SX_MRT2_BLEND_OPT
+      0x0, // SX_MRT3_BLEND_OPT
+      0x0, // SX_MRT4_BLEND_OPT
+      0x0, // SX_MRT5_BLEND_OPT
+      0x0, // SX_MRT6_BLEND_OPT
+      0x0, // SX_MRT7_BLEND_OPT
+      0x0, // CB_BLEND0_CONTROL
+      0x0, // CB_BLEND1_CONTROL
+      0x0, // CB_BLEND2_CONTROL
+      0x0, // CB_BLEND3_CONTROL
+      0x0, // CB_BLEND4_CONTROL
+      0x0, // CB_BLEND5_CONTROL
+      0x0, // CB_BLEND6_CONTROL
+      0x0  // CB_BLEND7_CONTROL
    };
    static const uint32_t GeMaxOutputPerSubgroupNv10[] = {
-      0x0       , // GE_MAX_OUTPUT_PER_SUBGROUP
-      0x0       , // DB_DEPTH_CONTROL
-      0x0       , // DB_EQAA
-      0x0       , // CB_COLOR_CONTROL
-      0x0       , // DB_SHADER_CONTROL
-      0x90000   , // PA_CL_CLIP_CNTL
-      0x4       , // PA_SU_SC_MODE_CNTL
-      0x0       , // PA_CL_VTE_CNTL
-      0x0       , // PA_CL_VS_OUT_CNTL
-      0x0         // PA_CL_NANINF_CNTL
+      0x0,     // GE_MAX_OUTPUT_PER_SUBGROUP
+      0x0,     // DB_DEPTH_CONTROL
+      0x0,     // DB_EQAA
+      0x0,     // CB_COLOR_CONTROL
+      0x0,     // DB_SHADER_CONTROL
+      0x90000, // PA_CL_CLIP_CNTL
+      0x4,     // PA_SU_SC_MODE_CNTL
+      0x0,     // PA_CL_VTE_CNTL
+      0x0,     // PA_CL_VS_OUT_CNTL
+      0x0      // PA_CL_NANINF_CNTL
    };
    static const uint32_t PaSuPrimFilterCntlNv10[] = {
-      0x0       , // PA_SU_PRIM_FILTER_CNTL
-      0x0       , // PA_SU_SMALL_PRIM_FILTER_CNTL
-      0x0       , // PA_CL_OBJPRIM_ID_CNTL
-      0x0       , // PA_CL_NGG_CNTL
-      0x0       , // PA_SU_OVER_RASTERIZATION_CNTL
-      0x0       , // PA_STEREO_CNTL
-      0x0         // PA_STATE_STEREO_X
+      0x0, // PA_SU_PRIM_FILTER_CNTL
+      0x0, // PA_SU_SMALL_PRIM_FILTER_CNTL
+      0x0, // PA_CL_OBJPRIM_ID_CNTL
+      0x0, // PA_CL_NGG_CNTL
+      0x0, // PA_SU_OVER_RASTERIZATION_CNTL
+      0x0, // PA_STEREO_CNTL
+      0x0  // PA_STATE_STEREO_X
    };
    static const uint32_t PaSuPointSizeNv10[] = {
-      0x0       , // PA_SU_POINT_SIZE
-      0x0       , // PA_SU_POINT_MINMAX
-      0x0       , // PA_SU_LINE_CNTL
-      0x0         // PA_SC_LINE_STIPPLE
+      0x0, // PA_SU_POINT_SIZE
+      0x0, // PA_SU_POINT_MINMAX
+      0x0, // PA_SU_LINE_CNTL
+      0x0  // PA_SC_LINE_STIPPLE
    };
    static const uint32_t VgtHosMaxTessLevelNv10[] = {
-      0x0       , // VGT_HOS_MAX_TESS_LEVEL
-      0x0         // VGT_HOS_MIN_TESS_LEVEL
+      0x0, // VGT_HOS_MAX_TESS_LEVEL
+      0x0  // VGT_HOS_MIN_TESS_LEVEL
    };
    static const uint32_t VgtGsModeNv10[] = {
-      0x0       , // VGT_GS_MODE
-      0x0       , // VGT_GS_ONCHIP_CNTL
-      0x0       , // PA_SC_MODE_CNTL_0
-      0x0       , // PA_SC_MODE_CNTL_1
-      0x0       , // VGT_ENHANCE
-      0x100     , // VGT_GS_PER_ES
-      0x80      , // VGT_ES_PER_GS
-      0x2       , // VGT_GS_PER_VS
-      0x0       , // VGT_GSVS_RING_OFFSET_1
-      0x0       , // VGT_GSVS_RING_OFFSET_2
-      0x0       , // VGT_GSVS_RING_OFFSET_3
-      0x0         // VGT_GS_OUT_PRIM_TYPE
+      0x0,   // VGT_GS_MODE
+      0x0,   // VGT_GS_ONCHIP_CNTL
+      0x0,   // PA_SC_MODE_CNTL_0
+      0x0,   // PA_SC_MODE_CNTL_1
+      0x0,   // VGT_ENHANCE
+      0x100, // VGT_GS_PER_ES
+      0x80 // VGT_ES_PER_GS
+      0x2,   // VGT_GS_PER_VS
+      0x0,   // VGT_GSVS_RING_OFFSET_1
+      0x0,   // VGT_GSVS_RING_OFFSET_2
+      0x0,   // VGT_GSVS_RING_OFFSET_3
+      0x0    // VGT_GS_OUT_PRIM_TYPE
    };
    static const uint32_t VgtPrimitiveidEnNv10[] = {
-      0x0         // VGT_PRIMITIVEID_EN
+      0x0 // VGT_PRIMITIVEID_EN
    };
    static const uint32_t VgtPrimitiveidResetNv10[] = {
-      0x0         // VGT_PRIMITIVEID_RESET
+      0x0 // VGT_PRIMITIVEID_RESET
    };
    static const uint32_t VgtDrawPayloadCntlNv10[] = {
-      0x0       , // VGT_DRAW_PAYLOAD_CNTL
-      0x0       , //
-      0x0       , // VGT_INSTANCE_STEP_RATE_0
-      0x0       , // VGT_INSTANCE_STEP_RATE_1
-      0x0       , // IA_MULTI_VGT_PARAM
-      0x0       , // VGT_ESGS_RING_ITEMSIZE
-      0x0       , // VGT_GSVS_RING_ITEMSIZE
-      0x0       , // VGT_REUSE_OFF
-      0x0       , // VGT_VTX_CNT_EN
-      0x0       , // DB_HTILE_SURFACE
-      0x0       , // DB_SRESULTS_COMPARE_STATE0
-      0x0       , // DB_SRESULTS_COMPARE_STATE1
-      0x0       , // DB_PRELOAD_CONTROL
-      0x0       , //
-      0x0       , // VGT_STRMOUT_BUFFER_SIZE_0
-      0x0       , // VGT_STRMOUT_VTX_STRIDE_0
-      0x0       , //
-      0x0       , // VGT_STRMOUT_BUFFER_OFFSET_0
-      0x0       , // VGT_STRMOUT_BUFFER_SIZE_1
-      0x0       , // VGT_STRMOUT_VTX_STRIDE_1
-      0x0       , //
-      0x0       , // VGT_STRMOUT_BUFFER_OFFSET_1
-      0x0       , // VGT_STRMOUT_BUFFER_SIZE_2
-      0x0       , // VGT_STRMOUT_VTX_STRIDE_2
-      0x0       , //
-      0x0       , // VGT_STRMOUT_BUFFER_OFFSET_2
-      0x0       , // VGT_STRMOUT_BUFFER_SIZE_3
-      0x0       , // VGT_STRMOUT_VTX_STRIDE_3
-      0x0       , //
-      0x0       , // VGT_STRMOUT_BUFFER_OFFSET_3
-      0x0       , //
-      0x0       , //
-      0x0       , //
-      0x0       , //
-      0x0       , //
-      0x0       , //
-      0x0       , // VGT_STRMOUT_DRAW_OPAQUE_OFFSET
-      0x0       , // VGT_STRMOUT_DRAW_OPAQUE_BUFFER_FILLED_SIZE
-      0x0       , // VGT_STRMOUT_DRAW_OPAQUE_VERTEX_STRIDE
-      0x0       , //
-      0x0       , // VGT_GS_MAX_VERT_OUT
-      0x0       , //
-      0x0       , //
-      0x0       , //
-      0x0       , //
-      0x0       , // GE_NGG_SUBGRP_CNTL
-      0x0       , // VGT_TESS_DISTRIBUTION
-      0x0       , // VGT_SHADER_STAGES_EN
-      0x0       , // VGT_LS_HS_CONFIG
-      0x0       , // VGT_GS_VERT_ITEMSIZE
-      0x0       , // VGT_GS_VERT_ITEMSIZE_1
-      0x0       , // VGT_GS_VERT_ITEMSIZE_2
-      0x0       , // VGT_GS_VERT_ITEMSIZE_3
-      0x0       , // VGT_TF_PARAM
-      0x0       , // DB_ALPHA_TO_MASK
-      0x0       , // VGT_DISPATCH_DRAW_INDEX
-      0x0       , // PA_SU_POLY_OFFSET_DB_FMT_CNTL
-      0x0       , // PA_SU_POLY_OFFSET_CLAMP
-      0x0       , // PA_SU_POLY_OFFSET_FRONT_SCALE
-      0x0       , // PA_SU_POLY_OFFSET_FRONT_OFFSET
-      0x0       , // PA_SU_POLY_OFFSET_BACK_SCALE
-      0x0       , // PA_SU_POLY_OFFSET_BACK_OFFSET
-      0x0       , // VGT_GS_INSTANCE_CNT
-      0x0       , // VGT_STRMOUT_CONFIG
-      0x0         // VGT_STRMOUT_BUFFER_CONFIG
+      0x0, // VGT_DRAW_PAYLOAD_CNTL
+      0x0, //
+      0x0, // VGT_INSTANCE_STEP_RATE_0
+      0x0, // VGT_INSTANCE_STEP_RATE_1
+      0x0, // IA_MULTI_VGT_PARAM
+      0x0, // VGT_ESGS_RING_ITEMSIZE
+      0x0, // VGT_GSVS_RING_ITEMSIZE
+      0x0, // VGT_REUSE_OFF
+      0x0, // VGT_VTX_CNT_EN
+      0x0, // DB_HTILE_SURFACE
+      0x0, // DB_SRESULTS_COMPARE_STATE0
+      0x0, // DB_SRESULTS_COMPARE_STATE1
+      0x0, // DB_PRELOAD_CONTROL
+      0x0, //
+      0x0, // VGT_STRMOUT_BUFFER_SIZE_0
+      0x0, // VGT_STRMOUT_VTX_STRIDE_0
+      0x0, //
+      0x0, // VGT_STRMOUT_BUFFER_OFFSET_0
+      0x0, // VGT_STRMOUT_BUFFER_SIZE_1
+      0x0, // VGT_STRMOUT_VTX_STRIDE_1
+      0x0, //
+      0x0, // VGT_STRMOUT_BUFFER_OFFSET_1
+      0x0, // VGT_STRMOUT_BUFFER_SIZE_2
+      0x0, // VGT_STRMOUT_VTX_STRIDE_2
+      0x0, //
+      0x0, // VGT_STRMOUT_BUFFER_OFFSET_2
+      0x0, // VGT_STRMOUT_BUFFER_SIZE_3
+      0x0, // VGT_STRMOUT_VTX_STRIDE_3
+      0x0, //
+      0x0, // VGT_STRMOUT_BUFFER_OFFSET_3
+      0x0, //
+      0x0, //
+      0x0, //
+      0x0, //
+      0x0, //
+      0x0, //
+      0x0, // VGT_STRMOUT_DRAW_OPAQUE_OFFSET
+      0x0, // VGT_STRMOUT_DRAW_OPAQUE_BUFFER_FILLED_SIZE
+      0x0, // VGT_STRMOUT_DRAW_OPAQUE_VERTEX_STRIDE
+      0x0, //
+      0x0, // VGT_GS_MAX_VERT_OUT
+      0x0, //
+      0x0, //
+      0x0, //
+      0x0, //
+      0x0, // GE_NGG_SUBGRP_CNTL
+      0x0, // VGT_TESS_DISTRIBUTION
+      0x0, // VGT_SHADER_STAGES_EN
+      0x0, // VGT_LS_HS_CONFIG
+      0x0, // VGT_GS_VERT_ITEMSIZE
+      0x0, // VGT_GS_VERT_ITEMSIZE_1
+      0x0, // VGT_GS_VERT_ITEMSIZE_2
+      0x0, // VGT_GS_VERT_ITEMSIZE_3
+      0x0, // VGT_TF_PARAM
+      0x0, // DB_ALPHA_TO_MASK
+      0x0, // VGT_DISPATCH_DRAW_INDEX
+      0x0, // PA_SU_POLY_OFFSET_DB_FMT_CNTL
+      0x0, // PA_SU_POLY_OFFSET_CLAMP
+      0x0, // PA_SU_POLY_OFFSET_FRONT_SCALE
+      0x0, // PA_SU_POLY_OFFSET_FRONT_OFFSET
+      0x0, // PA_SU_POLY_OFFSET_BACK_SCALE
+      0x0, // PA_SU_POLY_OFFSET_BACK_OFFSET
+      0x0, // VGT_GS_INSTANCE_CNT
+      0x0, // VGT_STRMOUT_CONFIG
+      0x0  // VGT_STRMOUT_BUFFER_CONFIG
    };
    static const uint32_t PaScCentroidPriority0Nv10[] = {
-      0x0       , // PA_SC_CENTROID_PRIORITY_0
-      0x0       , // PA_SC_CENTROID_PRIORITY_1
-      0x1000    , // PA_SC_LINE_CNTL
-      0x0       , // PA_SC_AA_CONFIG
-      0x5       , // PA_SU_VTX_CNTL
+      0x0,        // PA_SC_CENTROID_PRIORITY_0
+      0x0,        // PA_SC_CENTROID_PRIORITY_1
+      0x1000,     // PA_SC_LINE_CNTL
+      0x0,        // PA_SC_AA_CONFIG
+      0x5,        // PA_SU_VTX_CNTL
       0x3f800000, // PA_CL_GB_VERT_CLIP_ADJ
       0x3f800000, // PA_CL_GB_VERT_DISC_ADJ
       0x3f800000, // PA_CL_GB_HORZ_CLIP_ADJ
       0x3f800000, // PA_CL_GB_HORZ_DISC_ADJ
-      0x0       , // PA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y0_0
-      0x0       , // PA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y0_1
-      0x0       , // PA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y0_2
-      0x0       , // PA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y0_3
-      0x0       , // PA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y0_0
-      0x0       , // PA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y0_1
-      0x0       , // PA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y0_2
-      0x0       , // PA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y0_3
-      0x0       , // PA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y1_0
-      0x0       , // PA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y1_1
-      0x0       , // PA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y1_2
-      0x0       , // PA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y1_3
-      0x0       , // PA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y1_0
-      0x0       , // PA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y1_1
-      0x0       , // PA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y1_2
-      0x0       , // PA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y1_3
+      0x0,        // PA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y0_0
+      0x0,        // PA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y0_1
+      0x0,        // PA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y0_2
+      0x0,        // PA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y0_3
+      0x0,        // PA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y0_0
+      0x0,        // PA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y0_1
+      0x0,        // PA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y0_2
+      0x0,        // PA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y0_3
+      0x0,        // PA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y1_0
+      0x0,        // PA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y1_1
+      0x0,        // PA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y1_2
+      0x0,        // PA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y1_3
+      0x0,        // PA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y1_0
+      0x0,        // PA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y1_1
+      0x0,        // PA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y1_2
+      0x0,        // PA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y1_3
       0xffffffff, // PA_SC_AA_MASK_X0Y0_X1Y0
       0xffffffff, // PA_SC_AA_MASK_X0Y1_X1Y1
-      0x0       , // PA_SC_SHADER_CONTROL
-      0x3       , // PA_SC_BINNER_CNTL_0
-      0x0       , // PA_SC_BINNER_CNTL_1
-      0x100000  , // PA_SC_CONSERVATIVE_RASTERIZATION_CNTL
-      0x0       , // PA_SC_NGG_MODE_CNTL
-      0x0       , //
-      0x1e      , // VGT_VERTEX_REUSE_BLOCK_CNTL
-      0x20      , // VGT_OUT_DEALLOC_CNTL
-      0x0       , // CB_COLOR0_BASE
-      0x0       , //
-      0x0       , //
-      0x0       , // CB_COLOR0_VIEW
-      0x0       , // CB_COLOR0_INFO
-      0x0       , // CB_COLOR0_ATTRIB
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@@ -2222,68 +2238,68 @@ static void gfx103_emulate_clear_state(struct radeon_cmdbuf *cs, unsigned num_re
                                        set_context_reg_seq_array_fn set_context_reg_seq_array)
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+      0x0,       // PA_CL_VPORT_XSCALE_5
+      0x0,       // PA_CL_VPORT_XOFFSET_5
+      0x0,       // PA_CL_VPORT_YSCALE_5
+      0x0,       // PA_CL_VPORT_YOFFSET_5
+      0x0,       // PA_CL_VPORT_ZSCALE_5
+      0x0,       // PA_CL_VPORT_ZOFFSET_5
+      0x0,       // PA_CL_VPORT_XSCALE_6
+      0x0,       // PA_CL_VPORT_XOFFSET_6
+      0x0,       // PA_CL_VPORT_YSCALE_6
+      0x0,       // PA_CL_VPORT_YOFFSET_6
+      0x0,       // PA_CL_VPORT_ZSCALE_6
+      0x0,       // PA_CL_VPORT_ZOFFSET_6
+      0x0,       // PA_CL_VPORT_XSCALE_7
+      0x0,       // PA_CL_VPORT_XOFFSET_7
+      0x0,       // PA_CL_VPORT_YSCALE_7
+      0x0,       // PA_CL_VPORT_YOFFSET_7
+      0x0,       // PA_CL_VPORT_ZSCALE_7
+      0x0,       // PA_CL_VPORT_ZOFFSET_7
+      0x0,       // PA_CL_VPORT_XSCALE_8
+      0x0,       // PA_CL_VPORT_XOFFSET_8
+      0x0,       // PA_CL_VPORT_YSCALE_8
+      0x0,       // PA_CL_VPORT_YOFFSET_8
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+      0x0,       // PA_CL_VPORT_XSCALE_9
+      0x0,       // PA_CL_VPORT_XOFFSET_9
+      0x0,       // PA_CL_VPORT_YSCALE_9
+      0x0,       // PA_CL_VPORT_YOFFSET_9
+      0x0,       // PA_CL_VPORT_ZSCALE_9
+      0x0,       // PA_CL_VPORT_ZOFFSET_9
+      0x0,       // PA_CL_VPORT_XSCALE_10
+      0x0,       // PA_CL_VPORT_XOFFSET_10
+      0x0,       // PA_CL_VPORT_YSCALE_10
+      0x0,       // PA_CL_VPORT_YOFFSET_10
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+      0x0,       // PA_CL_VPORT_XSCALE_11
+      0x0,       // PA_CL_VPORT_XOFFSET_11
+      0x0,       // PA_CL_VPORT_YSCALE_11
+      0x0,       // PA_CL_VPORT_YOFFSET_11
+      0x0,       // PA_CL_VPORT_ZSCALE_11
+      0x0,       // PA_CL_VPORT_ZOFFSET_11
+      0x0,       // PA_CL_VPORT_XSCALE_12
+      0x0,       // PA_CL_VPORT_XOFFSET_12
+      0x0,       // PA_CL_VPORT_YSCALE_12
+      0x0,       // PA_CL_VPORT_YOFFSET_12
+      0x0,       // PA_CL_VPORT_ZSCALE_12
+      0x0,       // PA_CL_VPORT_ZOFFSET_12
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+      0x0,       // PA_CL_VPORT_XOFFSET_14
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+      0x0,       // PA_CL_VPORT_YOFFSET_14
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+      0x0,       // PA_CL_VPORT_XSCALE_15
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+      0x0        // PA_CL_UCP_5_W
    };
    static const uint32_t SpiPsInputCntl0Gfx103[] = {
-      0x0       , // SPI_PS_INPUT_CNTL_0
-      0x0       , // SPI_PS_INPUT_CNTL_1
-      0x0       , // SPI_PS_INPUT_CNTL_2
-      0x0       , // SPI_PS_INPUT_CNTL_3
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-      0x0       , // SPI_PS_INPUT_CNTL_30
-      0x0       , // SPI_PS_INPUT_CNTL_31
-      0x0       , // SPI_VS_OUT_CONFIG
-      0x0       , //
-      0x0       , // SPI_PS_INPUT_ENA
-      0x0       , // SPI_PS_INPUT_ADDR
-      0x0       , // SPI_INTERP_CONTROL_0
-      0x2       , // SPI_PS_IN_CONTROL
-      0x0       , //
-      0x0       , // SPI_BARYC_CNTL
-      0x0       , //
-      0x0       , // SPI_TMPRING_SIZE
-      0x0       , //
-      0x0       , //
-      0x0       , //
-      0x0       , //
-      0x0       , //
-      0x0       , //
-      0x0       , //
-      0x0       , // SPI_SHADER_IDX_FORMAT
-      0x0       , // SPI_SHADER_POS_FORMAT
-      0x0       , // SPI_SHADER_Z_FORMAT
-      0x0         // SPI_SHADER_COL_FORMAT
+      0x0, // SPI_PS_INPUT_CNTL_0
+      0x0, // SPI_PS_INPUT_CNTL_1
+      0x0, // SPI_PS_INPUT_CNTL_2
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+      0x0, // SPI_PS_INPUT_CNTL_31
+      0x0, // SPI_VS_OUT_CONFIG
+      0x0, //
+      0x0, // SPI_PS_INPUT_ENA
+      0x0, // SPI_PS_INPUT_ADDR
+      0x0, // SPI_INTERP_CONTROL_0
+      0x2, // SPI_PS_IN_CONTROL
+      0x0, //
+      0x0, // SPI_BARYC_CNTL
+      0x0, //
+      0x0, // SPI_TMPRING_SIZE
+      0x0, //
+      0x0, //
+      0x0, //
+      0x0, //
+      0x0, //
+      0x0, //
+      0x0, //
+      0x0, // SPI_SHADER_IDX_FORMAT
+      0x0, // SPI_SHADER_POS_FORMAT
+      0x0, // SPI_SHADER_Z_FORMAT
+      0x0  // SPI_SHADER_COL_FORMAT
    };
    static const uint32_t SxPsDownconvertControlGfx103[] = {
-      0x0       , // SX_PS_DOWNCONVERT_CONTROL
-      0x0       , // SX_PS_DOWNCONVERT
-      0x0       , // SX_BLEND_OPT_EPSILON
-      0x0       , // SX_BLEND_OPT_CONTROL
-      0x0       , // SX_MRT0_BLEND_OPT
-      0x0       , // SX_MRT1_BLEND_OPT
-      0x0       , // SX_MRT2_BLEND_OPT
-      0x0       , // SX_MRT3_BLEND_OPT
-      0x0       , // SX_MRT4_BLEND_OPT
-      0x0       , // SX_MRT5_BLEND_OPT
-      0x0       , // SX_MRT6_BLEND_OPT
-      0x0       , // SX_MRT7_BLEND_OPT
-      0x0       , // CB_BLEND0_CONTROL
-      0x0       , // CB_BLEND1_CONTROL
-      0x0       , // CB_BLEND2_CONTROL
-      0x0       , // CB_BLEND3_CONTROL
-      0x0       , // CB_BLEND4_CONTROL
-      0x0       , // CB_BLEND5_CONTROL
-      0x0       , // CB_BLEND6_CONTROL
-      0x0         // CB_BLEND7_CONTROL
+      0x0, // SX_PS_DOWNCONVERT_CONTROL
+      0x0, // SX_PS_DOWNCONVERT
+      0x0, // SX_BLEND_OPT_EPSILON
+      0x0, // SX_BLEND_OPT_CONTROL
+      0x0, // SX_MRT0_BLEND_OPT
+      0x0, // SX_MRT1_BLEND_OPT
+      0x0, // SX_MRT2_BLEND_OPT
+      0x0, // SX_MRT3_BLEND_OPT
+      0x0, // SX_MRT4_BLEND_OPT
+      0x0, // SX_MRT5_BLEND_OPT
+      0x0, // SX_MRT6_BLEND_OPT
+      0x0, // SX_MRT7_BLEND_OPT
+      0x0, // CB_BLEND0_CONTROL
+      0x0, // CB_BLEND1_CONTROL
+      0x0, // CB_BLEND2_CONTROL
+      0x0, // CB_BLEND3_CONTROL
+      0x0, // CB_BLEND4_CONTROL
+      0x0, // CB_BLEND5_CONTROL
+      0x0, // CB_BLEND6_CONTROL
+      0x0  // CB_BLEND7_CONTROL
    };
    static const uint32_t GeMaxOutputPerSubgroupGfx103[] = {
-      0x0       , // GE_MAX_OUTPUT_PER_SUBGROUP
-      0x0       , // DB_DEPTH_CONTROL
-      0x0       , // DB_EQAA
-      0x0       , // CB_COLOR_CONTROL
-      0x0       , // DB_SHADER_CONTROL
-      0x90000   , // PA_CL_CLIP_CNTL
-      0x4       , // PA_SU_SC_MODE_CNTL
-      0x0       , // PA_CL_VTE_CNTL
-      0x0       , // PA_CL_VS_OUT_CNTL
-      0x0         // PA_CL_NANINF_CNTL
+      0x0,     // GE_MAX_OUTPUT_PER_SUBGROUP
+      0x0,     // DB_DEPTH_CONTROL
+      0x0,     // DB_EQAA
+      0x0,     // CB_COLOR_CONTROL
+      0x0,     // DB_SHADER_CONTROL
+      0x90000, // PA_CL_CLIP_CNTL
+      0x4,     // PA_SU_SC_MODE_CNTL
+      0x0,     // PA_CL_VTE_CNTL
+      0x0,     // PA_CL_VS_OUT_CNTL
+      0x0      // PA_CL_NANINF_CNTL
    };
    static const uint32_t PaSuPrimFilterCntlGfx103[] = {
-      0x0       , // PA_SU_PRIM_FILTER_CNTL
-      0x0       , // PA_SU_SMALL_PRIM_FILTER_CNTL
-      0x0       , //
-      0x0       , // PA_CL_NGG_CNTL
-      0x0       , // PA_SU_OVER_RASTERIZATION_CNTL
-      0x0       , // PA_STEREO_CNTL
-      0x0       , // PA_STATE_STEREO_X
-      0x0         //
+      0x0, // PA_SU_PRIM_FILTER_CNTL
+      0x0, // PA_SU_SMALL_PRIM_FILTER_CNTL
+      0x0, //
+      0x0, // PA_CL_NGG_CNTL
+      0x0, // PA_SU_OVER_RASTERIZATION_CNTL
+      0x0, // PA_STEREO_CNTL
+      0x0, // PA_STATE_STEREO_X
+      0x0  //
    };
    static const uint32_t PaSuPointSizeGfx103[] = {
-      0x0       , // PA_SU_POINT_SIZE
-      0x0       , // PA_SU_POINT_MINMAX
-      0x0       , // PA_SU_LINE_CNTL
-      0x0         // PA_SC_LINE_STIPPLE
+      0x0, // PA_SU_POINT_SIZE
+      0x0, // PA_SU_POINT_MINMAX
+      0x0, // PA_SU_LINE_CNTL
+      0x0  // PA_SC_LINE_STIPPLE
    };
    static const uint32_t VgtHosMaxTessLevelGfx103[] = {
-      0x0       , // VGT_HOS_MAX_TESS_LEVEL
-      0x0         // VGT_HOS_MIN_TESS_LEVEL
+      0x0, // VGT_HOS_MAX_TESS_LEVEL
+      0x0  // VGT_HOS_MIN_TESS_LEVEL
    };
    static const uint32_t VgtGsModeGfx103[] = {
-      0x0       , // VGT_GS_MODE
-      0x0       , // VGT_GS_ONCHIP_CNTL
-      0x0       , // PA_SC_MODE_CNTL_0
-      0x0       , // PA_SC_MODE_CNTL_1
-      0x0       , // VGT_ENHANCE
-      0x100     , // VGT_GS_PER_ES
-      0x80      , // VGT_ES_PER_GS
-      0x2       , // VGT_GS_PER_VS
-      0x0       , // VGT_GSVS_RING_OFFSET_1
-      0x0       , // VGT_GSVS_RING_OFFSET_2
-      0x0       , // VGT_GSVS_RING_OFFSET_3
-      0x0         // VGT_GS_OUT_PRIM_TYPE
+      0x0,   // VGT_GS_MODE
+      0x0,   // VGT_GS_ONCHIP_CNTL
+      0x0,   // PA_SC_MODE_CNTL_0
+      0x0,   // PA_SC_MODE_CNTL_1
+      0x0,   // VGT_ENHANCE
+      0x100, // VGT_GS_PER_ES
+      0x80 // VGT_ES_PER_GS
+      0x2,   // VGT_GS_PER_VS
+      0x0,   // VGT_GSVS_RING_OFFSET_1
+      0x0,   // VGT_GSVS_RING_OFFSET_2
+      0x0,   // VGT_GSVS_RING_OFFSET_3
+      0x0    // VGT_GS_OUT_PRIM_TYPE
    };
    static const uint32_t VgtPrimitiveidEnGfx103[] = {
-      0x0         // VGT_PRIMITIVEID_EN
+      0x0 // VGT_PRIMITIVEID_EN
    };
    static const uint32_t VgtPrimitiveidResetGfx103[] = {
-      0x0         // VGT_PRIMITIVEID_RESET
+      0x0 // VGT_PRIMITIVEID_RESET
    };
    static const uint32_t VgtDrawPayloadCntlGfx103[] = {
-      0x0       , // VGT_DRAW_PAYLOAD_CNTL
-      0x0       , //
-      0x0       , // VGT_INSTANCE_STEP_RATE_0
-      0x0       , // VGT_INSTANCE_STEP_RATE_1
-      0x0       , // IA_MULTI_VGT_PARAM
-      0x0       , // VGT_ESGS_RING_ITEMSIZE
-      0x0       , // VGT_GSVS_RING_ITEMSIZE
-      0x0       , // VGT_REUSE_OFF
-      0x0       , // VGT_VTX_CNT_EN
-      0x0       , // DB_HTILE_SURFACE
-      0x0       , // DB_SRESULTS_COMPARE_STATE0
-      0x0       , // DB_SRESULTS_COMPARE_STATE1
-      0x0       , // DB_PRELOAD_CONTROL
-      0x0       , //
-      0x0       , // VGT_STRMOUT_BUFFER_SIZE_0
-      0x0       , // VGT_STRMOUT_VTX_STRIDE_0
-      0x0       , //
-      0x0       , // VGT_STRMOUT_BUFFER_OFFSET_0
-      0x0       , // VGT_STRMOUT_BUFFER_SIZE_1
-      0x0       , // VGT_STRMOUT_VTX_STRIDE_1
-      0x0       , //
-      0x0       , // VGT_STRMOUT_BUFFER_OFFSET_1
-      0x0       , // VGT_STRMOUT_BUFFER_SIZE_2
-      0x0       , // VGT_STRMOUT_VTX_STRIDE_2
-      0x0       , //
-      0x0       , // VGT_STRMOUT_BUFFER_OFFSET_2
-      0x0       , // VGT_STRMOUT_BUFFER_SIZE_3
-      0x0       , // VGT_STRMOUT_VTX_STRIDE_3
-      0x0       , //
-      0x0       , // VGT_STRMOUT_BUFFER_OFFSET_3
-      0x0       , //
-      0x0       , //
-      0x0       , //
-      0x0       , //
-      0x0       , //
-      0x0       , //
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-      0x0       , // VGT_STRMOUT_DRAW_OPAQUE_BUFFER_FILLED_SIZE
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+      0x0  // VGT_STRMOUT_BUFFER_CONFIG
    };
    static const uint32_t PaScCentroidPriority0Gfx103[] = {
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+      0x0,        // CB_COLOR3_ATTRIB
+      0x0,        // CB_COLOR3_DCC_CONTROL
+      0x0,        // CB_COLOR3_CMASK
+      0x0,        //
+      0x0,        // CB_COLOR3_FMASK
+      0x0,        //
+      0x0,        // CB_COLOR3_CLEAR_WORD0
+      0x0,        // CB_COLOR3_CLEAR_WORD1
+      0x0,        // CB_COLOR3_DCC_BASE
+      0x0,        //
+      0x0,        // CB_COLOR4_BASE
+      0x0,        //
+      0x0,        //
+      0x0,        // CB_COLOR4_VIEW
+      0x0,        // CB_COLOR4_INFO
+      0x0,        // CB_COLOR4_ATTRIB
+      0x0,        // CB_COLOR4_DCC_CONTROL
+      0x0,        // CB_COLOR4_CMASK
+      0x0,        //
+      0x0,        // CB_COLOR4_FMASK
+      0x0,        //
+      0x0,        // CB_COLOR4_CLEAR_WORD0
+      0x0,        // CB_COLOR4_CLEAR_WORD1
+      0x0,        // CB_COLOR4_DCC_BASE
+      0x0,        //
+      0x0,        // CB_COLOR5_BASE
+      0x0,        //
+      0x0,        //
+      0x0,        // CB_COLOR5_VIEW
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+      0x0,        // CB_COLOR5_DCC_CONTROL
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+      0x0,        //
+      0x0,        // CB_COLOR5_CLEAR_WORD0
+      0x0,        // CB_COLOR5_CLEAR_WORD1
+      0x0,        // CB_COLOR5_DCC_BASE
+      0x0,        //
+      0x0,        // CB_COLOR6_BASE
+      0x0,        //
+      0x0,        //
+      0x0,        // CB_COLOR6_VIEW
+      0x0,        // CB_COLOR6_INFO
+      0x0,        // CB_COLOR6_ATTRIB
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+      0x0,        //
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+      0x0,        //
+      0x0,        //
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+      0x0,        //
+      0x0,        // CB_COLOR0_BASE_EXT
+      0x0,        // CB_COLOR1_BASE_EXT
+      0x0,        // CB_COLOR2_BASE_EXT
+      0x0,        // CB_COLOR3_BASE_EXT
+      0x0,        // CB_COLOR4_BASE_EXT
+      0x0,        // CB_COLOR5_BASE_EXT
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+      0x0,        // CB_COLOR7_BASE_EXT
+      0x0,        // CB_COLOR0_CMASK_BASE_EXT
+      0x0,        // CB_COLOR1_CMASK_BASE_EXT
+      0x0,        // CB_COLOR2_CMASK_BASE_EXT
+      0x0,        // CB_COLOR3_CMASK_BASE_EXT
+      0x0,        // CB_COLOR4_CMASK_BASE_EXT
+      0x0,        // CB_COLOR5_CMASK_BASE_EXT
+      0x0,        // CB_COLOR6_CMASK_BASE_EXT
+      0x0,        // CB_COLOR7_CMASK_BASE_EXT
+      0x0,        // CB_COLOR0_FMASK_BASE_EXT
+      0x0,        // CB_COLOR1_FMASK_BASE_EXT
+      0x0,        // CB_COLOR2_FMASK_BASE_EXT
+      0x0,        // CB_COLOR3_FMASK_BASE_EXT
+      0x0,        // CB_COLOR4_FMASK_BASE_EXT
+      0x0,        // CB_COLOR5_FMASK_BASE_EXT
+      0x0,        // CB_COLOR6_FMASK_BASE_EXT
+      0x0,        // CB_COLOR7_FMASK_BASE_EXT
+      0x0,        // CB_COLOR0_DCC_BASE_EXT
+      0x0,        // CB_COLOR1_DCC_BASE_EXT
+      0x0,        // CB_COLOR2_DCC_BASE_EXT
+      0x0,        // CB_COLOR3_DCC_BASE_EXT
+      0x0,        // CB_COLOR4_DCC_BASE_EXT
+      0x0,        // CB_COLOR5_DCC_BASE_EXT
+      0x0,        // CB_COLOR6_DCC_BASE_EXT
+      0x0,        // CB_COLOR7_DCC_BASE_EXT
+      0x0,        // CB_COLOR0_ATTRIB2
+      0x0,        // CB_COLOR1_ATTRIB2
+      0x0,        // CB_COLOR2_ATTRIB2
+      0x0,        // CB_COLOR3_ATTRIB2
+      0x0,        // CB_COLOR4_ATTRIB2
+      0x0,        // CB_COLOR5_ATTRIB2
+      0x0,        // CB_COLOR6_ATTRIB2
+      0x0,        // CB_COLOR7_ATTRIB2
+      0x0,        // CB_COLOR0_ATTRIB3
+      0x0,        // CB_COLOR1_ATTRIB3
+      0x0,        // CB_COLOR2_ATTRIB3
+      0x0,        // CB_COLOR3_ATTRIB3
+      0x0,        // CB_COLOR4_ATTRIB3
+      0x0,        // CB_COLOR5_ATTRIB3
+      0x0,        // CB_COLOR6_ATTRIB3
       0x0         // CB_COLOR7_ATTRIB3
    };
 
    set_context_reg_seq_array(cs, R_028000_DB_RENDER_CONTROL, SET(DbRenderControlGfx103));
    set_context_reg_seq_array(cs, R_0281E8_COHER_DEST_BASE_HI_0, SET(CoherDestBaseHi0Gfx103));
-   set_context_reg_seq_array(cs, R_02840C_VGT_MULTI_PRIM_IB_RESET_INDX, SET(VgtMultiPrimIbResetIndxGfx103));
+   set_context_reg_seq_array(cs, R_02840C_VGT_MULTI_PRIM_IB_RESET_INDX,
+                             SET(VgtMultiPrimIbResetIndxGfx103));
    set_context_reg_seq_array(cs, R_028644_SPI_PS_INPUT_CNTL_0, SET(SpiPsInputCntl0Gfx103));
-   set_context_reg_seq_array(cs, R_028750_SX_PS_DOWNCONVERT_CONTROL, SET(SxPsDownconvertControlGfx103));
-   set_context_reg_seq_array(cs, R_0287FC_GE_MAX_OUTPUT_PER_SUBGROUP, SET(GeMaxOutputPerSubgroupGfx103));
+   set_context_reg_seq_array(cs, R_028750_SX_PS_DOWNCONVERT_CONTROL,
+                             SET(SxPsDownconvertControlGfx103));
+   set_context_reg_seq_array(cs, R_0287FC_GE_MAX_OUTPUT_PER_SUBGROUP,
+                             SET(GeMaxOutputPerSubgroupGfx103));
    set_context_reg_seq_array(cs, R_02882C_PA_SU_PRIM_FILTER_CNTL, SET(PaSuPrimFilterCntlGfx103));
    set_context_reg_seq_array(cs, R_028A00_PA_SU_POINT_SIZE, SET(PaSuPointSizeGfx103));
    set_context_reg_seq_array(cs, R_028A18_VGT_HOS_MAX_TESS_LEVEL, SET(VgtHosMaxTessLevelGfx103));
@@ -2902,14 +2921,14 @@ static void gfx103_emulate_clear_state(struct radeon_cmdbuf *cs, unsigned num_re
    set_context_reg_seq_array(cs, R_028A84_VGT_PRIMITIVEID_EN, SET(VgtPrimitiveidEnGfx103));
    set_context_reg_seq_array(cs, R_028A8C_VGT_PRIMITIVEID_RESET, SET(VgtPrimitiveidResetGfx103));
    set_context_reg_seq_array(cs, R_028A98_VGT_DRAW_PAYLOAD_CNTL, SET(VgtDrawPayloadCntlGfx103));
-   set_context_reg_seq_array(cs, R_028BD4_PA_SC_CENTROID_PRIORITY_0, SET(PaScCentroidPriority0Gfx103));
+   set_context_reg_seq_array(cs, R_028BD4_PA_SC_CENTROID_PRIORITY_0,
+                             SET(PaScCentroidPriority0Gfx103));
 
    for (unsigned i = 0; i < num_reg_pairs; i++)
       set_context_reg_seq_array(cs, reg_offsets[i], 1, &reg_values[i]);
 }
 
-void ac_emulate_clear_state(const struct radeon_info *info,
-                            struct radeon_cmdbuf *cs,
+void ac_emulate_clear_state(const struct radeon_info *info, struct radeon_cmdbuf *cs,
                             set_context_reg_seq_array_fn set_context_reg_seq_array)
 {
    /* Set context registers same as CLEAR_STATE to initialize shadow memory. */
@@ -2917,11 +2936,9 @@ void ac_emulate_clear_state(const struct radeon_info *info,
    uint32_t reg_value = info->pa_sc_tile_steering_override;
 
    if (info->chip_class == GFX10_3) {
-      gfx103_emulate_clear_state(cs, 1, &reg_offset, &reg_value,
-                                 set_context_reg_seq_array);
+      gfx103_emulate_clear_state(cs, 1, &reg_offset, &reg_value, set_context_reg_seq_array);
    } else if (info->chip_class == GFX10) {
-      gfx10_emulate_clear_state(cs, 1, &reg_offset, &reg_value,
-                                set_context_reg_seq_array);
+      gfx10_emulate_clear_state(cs, 1, &reg_offset, &reg_value, set_context_reg_seq_array);
    } else if (info->chip_class == GFX9) {
       gfx9_emulate_clear_state(cs, set_context_reg_seq_array);
    } else {
@@ -2949,8 +2966,7 @@ void ac_check_shadowed_regs(enum chip_class chip_class, enum radeon_family famil
          unsigned end_range_offset = ranges[i].offset + ranges[i].size;
 
          /* Test if the ranges interect. */
-         if (MAX2(ranges[i].offset, reg_offset) <
-             MIN2(end_range_offset, end_reg_offset)) {
+         if (MAX2(ranges[i].offset, reg_offset) < MIN2(end_range_offset, end_reg_offset)) {
             /* Assertion: A register can be listed only once. */
             assert(!found);
             found = true;
@@ -2992,7 +3008,7 @@ void ac_print_shadowed_regs(const struct radeon_info *info)
 
       for (unsigned i = 0; i < num_ranges; i++) {
          for (unsigned j = 0; j < ranges[i].size / 4; j++) {
-            unsigned offset = ranges[i].offset + j*4;
+            unsigned offset = ranges[i].offset + j * 4;
 
             const char *name = ac_get_register_name(info->chip_class, offset);
             unsigned value = -1;