fix nmigen imports
authorLuke Kenneth Casson Leighton <lkcl@lkcl.net>
Sat, 20 Jun 2020 00:13:16 +0000 (01:13 +0100)
committerLuke Kenneth Casson Leighton <lkcl@lkcl.net>
Sat, 20 Jun 2020 00:13:16 +0000 (01:13 +0100)
nmigen_soc/csr/bus.py
nmigen_soc/csr/wishbone.py
nmigen_soc/scheduler.py
nmigen_soc/test/test_csr_bus.py
nmigen_soc/test/test_csr_wishbone.py
nmigen_soc/test/test_wishbone_bus.py
nmigen_soc/wishbone/bus.py
nmigen_soc/wishbone/sram.py

index b865a01..4c6c6ac 100644 (file)
@@ -1,5 +1,5 @@
 import enum
-from nmigen import *
+from nmigen import Record, Elaboratable, Module, Signal, Mux
 from nmigen.utils import log2_int
 
 from ..memory import MemoryMap
index a1767fc..54e3f49 100644 (file)
@@ -1,4 +1,4 @@
-from nmigen import *
+from nmigen import Elaboratable, Module, Signal, Cat
 from nmigen.utils import log2_int
 
 from . import Interface as CSRInterface
index 9fffac5..29ab462 100644 (file)
@@ -1,4 +1,4 @@
-from nmigen import *
+from nmigen import Signal, Elaboratable, Module
 
 
 __all__ = ["RoundRobin"]
index 3d530c1..e533318 100644 (file)
@@ -1,9 +1,9 @@
 # nmigen: UnusedElaboratable=no
 
 import unittest
-from nmigen import *
+from nmigen import Record, Module
 from nmigen.hdl.rec import Layout
-from nmigen.back.pysim import *
+from nmigen.back.pysim import Simulator, Fragment
 
 from ..csr.bus import *
 
index 7c41cf2..adfa590 100644 (file)
@@ -1,8 +1,8 @@
 # nmigen: UnusedElaboratable=no
 
 import unittest
-from nmigen import *
-from nmigen.back.pysim import *
+from nmigen import Elaboratable, Signal, Module
+from nmigen.back.pysim import Simulator, Fragment
 
 from .. import csr
 from ..csr.wishbone import *
index d93ea9d..1e63155 100644 (file)
@@ -1,9 +1,9 @@
 # nmigen: UnusedElaboratable=no
 
 import unittest
-from nmigen import *
-from nmigen.hdl.rec import *
-from nmigen.back.pysim import *
+from nmigen import Module, Record, Elaboratable
+from nmigen.hdl.rec import Layout, DIR_FANOUT, DIR_FANIN
+from nmigen.back.pysim import Simulator, Delay, Tick
 
 from ..wishbone import *
 
index 580af84..37ce285 100644 (file)
@@ -1,5 +1,5 @@
 from enum import Enum
-from nmigen import *
+from nmigen import Record, Elaboratable, Module, Signal, Cat, Repl
 from nmigen.hdl.rec import Direction
 from nmigen.utils import log2_int
 
index ac5f12b..f6734b2 100644 (file)
@@ -1,5 +1,5 @@
-from nmigen import *
-from nmigen.utils import *
+from nmigen import Elaboratable, Memory, Module
+from nmigen.utils import log2_int
 
 from .bus import Interface