add expected argument to TestCase

take a copy of SPRs so they are not modified by ISACaller

split out function which processes initial test memory values in Mem class

made mem sizes equal for compare purposes

added teststate_check_mem

fix borked TestState.get_mem() assumed simmem.depth existed

syntax error

walk whole of sim memory rather than risk missing some addresses

always store full memory state (including zeros)

added get_mem and compare_mem

add mock power-instruction-analyzer implementation to test_caller_bcd_full.py

for use until pia is ported to python

fix test_caller_bcd_full.py not actually running correct test cases

add test_caller_bcd_full.py to fully test all edge cases missed by test_caller_bcd.py

bit of a mess, got a working check against static ExpectedState
needed to extract state from the simulator *inside* the nmigen process()
function

whoops must check crregs being int, not int_regs

grr weird syntax error

another yield excursion

pep8 fix

reduce code linecount slightly

added defaults for expected state parameters

moving teststate_check_regs written by klehman into openpower-isa

shift__rot_caller change to use expected state

revised state class for expected

yield from in unit test

expected class WIP

change state_add to name, kls

add copy of teststate.py written by klehman

whitespace

added assertion to regression_rlwnm

fixedtrap: switch tw to XLEN

fixedtrap: switch twi to XLEN

XLEN-ify bcd instructions

clean up test_caller_bcd.py

add missing items to .gitignore

removed duplicate function and unneeded modules

Fixed typo for sraw test

Initial commit for shift/rotate caller

comparefixed: switch cmpeqb to XLEN

comparefixed: switch cmprb to XLEN

comparefixed: switch cmpl to XLEN

comparefixed: switch cmpli to XLEN

comparefixed: switch cmp to XLEN

comparefixed: switch cmpi to XLEN

test_caller_bcd: switch to test_runner module

test_runner: support custom pdecode2 instances

split out ISATestRunner to separate module

redo SVP64 RM Decode to new CTR-Test Mode (svstep not included)

fixedstore: switch stwux to XLEN

fixedstore: switch stwu to XLEN

fixedstore: switch stwx to XLEN

fixedstore: switch stw to XLEN

fixedstore: switch sthux to XLEN

fixedstore: switch sthu to XLEN

fixedstore: switch sthx to XLEN

fixedstore: switch sth to XLEN

fixedstore: switch stbux to XLEN

fixedstore: switch stbu to XLEN

fixedstore: switch stbx to XLEN

fixedstore: switch stb to XLEN

use brackets round (XLEN/2) in divw pseudocode
[0]*XLEN/2 was being interpreted as ([0]*XLEN)/2

detect native ppc64le

detect native ppc64le

off-by-one in srad, same as sld and srd: XLEN-6:XLEN-1 not XLEN-5:XLEN-1

fixedshift: switch sradX to XLEN

off-by-one in sld and srd, XLEN-6:XLEN-1 not XLEN-5:XLEN-1

fixedshift: switch srdX to XLEN

fixedshift: switch sldX to XLEN

fixedshift: switch srawX to XLEN

fixedshift: switch srwX to XLEN

fixedshift: switch slwX to XLEN

fixedshift: switch rldcrX to XLEN

fixedshift: switch rldclX to XLEN

fixedshift: switch rlwnmX to XLEN

fixedshift: switch extswsliX to XLEN

fixedshift: switch sradiX to XLEN

fixedshift: switch srawiX to XLEN

fixedshift: switch rldiclX to XLEN

fixedshift: switch rlwimiX to XLEN

fixedshift: switch rlwinmX to XLEN

fixedarith: switch divwX to XLEN

fixedarith: switch divweX to XLEN

fixedarith: switch divweuX to XLEN

fixedarith: switch divdX to XLEN

fixedarith: switch divdeX to XLEN

fixedarith: switch modsd to XLEN

fixedarith: switch modsw to XLEN

adjusted popcntw to simplify by using temp vars
https://bugs.libre-soc.org/show_bug.cgi?id=671#c50
e <- (XLEN/2)-1
s <- i*XLEN/2

fixedload: switch lbz to XLEN

fixedload: switch lbzx to XLEN

fixedload: switch lbzu to XLEN

fixedload: switch lbzux to XLEN

fixedload: switch lhz to XLEN

fixedload: switch lhzx to XLEN

fixedload: switch lhzu to XLEN

fixedload: switch lhzux to XLEN

fixedlogical: switch cnttzd to XLEN

fixedlogical: bpermd fixup

fixedlogical: switch popcntw to XLEN

fixedarith: switch modud to XLEN

fixedarith: switch divdeuX to XLEN