uart: use PeripheryBusKey (#38)

Merge pull request #37 from sifive/synchronizers

remove duplicate ResetCatchAndSync definition

shiftregs: Use SyncResetSynchronizerShiftReg primitives where appropriate

i2c/uart: Name the synchronizers

gpio: Use Synchronizer for the inputs

i2c, uart: Use Synchronizer primitives for the inputs

ShiftRegInit: use the rocket-chip version since it is there now

regs: remove duplicate ShiftReg file which is now in rocket-chip

remove duplicate ResetCatchAndSync definition

Merge pull request #35 from sifive/spi-buffers

spi: put a request buffer infront of SPI

spi: Make memory mapped interface depth a parameter

spi: put a request buffer infront of SPI

This will prevent SPI from blocking other pbus requests.

Merge pull request #34 from ss2783/master

Updates to go with the fpga-shells directory

Renamed ShiftReg to ShiftRegister

Updates to go with the fpga-shells directory

uart: make it easy to simulate large text printouts (#33)

Merge pull request #31 from ss2783/fix-mockaon

mockaon: Adds logic to detect external rtc toggles

mockaon: Adds logic to detect external rtc toggles

Merge pull request #30 from sifive/spi

spi: Fix invalid D channel response when flash interface is disabled

spi: Fix invalid D channel response when flash interface is disabled

Issue: When the memory-mapped flash region is accessed while the flash
read mode is disabled (fctrl.en flag is clear), the SPI flash controller
generates an invalid response on the D channel.
This may cause the TileLink bus to deadlock.

Workaround: Software should avoid accessing the memory-mapped flash
region when the SPI controller is not in the flash read mode.

allow bundle content params to be specified via a def (#29)

spi: remove removed sink arg

Merge pull request #27 from sifive/typed_pad_ctrl

Seperate GPIO Peripheral Functionality

mockaon: rename pads to pins

Ports: Rename the 'fromXYZPort' to 'fromPort' since it's redundant

Merge remote-tracking branch 'origin/master' into typed_pad_ctrl

uart: use PeripheryBusParams.frequency to calculate default divisor (#28)

Merge remote-tracking branch 'origin/master' into typed_pad_ctrl

periphery: peripherals now in coreplex (#26)

* periphery: peripherals now in coreplex

* use fromAsyncFIFOMaster

gpio: Add missing file

Add missing cloneType methods to pin bundles

i2c: Remove pluralization on the bundle name, i2c not i2cs

Remove pluralization on interface names. Require clocks and resets explicitly when necessary

Make it possible to adjust the type of pad controls used,
and seperate out some of the "GPIO Peripheral" from "Pin Control"

Refactor package hierarchy. (#25)

vc707 axi enhancements (#24)

1 - Print AXI-ID mappings
2 - Use half as many Deinterleaver buffers for the L2 backside
3 - Limit the Q depth on the PCIe control port to 2 (was 1584!)

mig: fix MemoryDevice to use 'reg' properly

spi: include mem region (#23)

diplomacy: add reg-names to devices (#22)

gpio: Make IOF optional (#21)

* gpio: Make IOF optional

* IOF: Make the default false

make some base bundle classes easier to clone (#20)

spi: add dts ranges field for memory mapped spi (#19)

Merge pull request #18 from sifive/lazy-raw-module-imp

periphery: convert bundle traits

More Peripheral-to-pins cleanups

UART: actually return the pins, not just the module. We should do this for the other peripherals as well

GPIO/SPI/I2C: Add sync stages in place of dummy variable since we need them and they are more useful.

GPIO/SPI/I2C: Add sync stages in place of dummy variable since we need them and they are more useful.

periphery: convert periphery bundle traits to work with system-level multi-io module

Merge pull request #17 from sifive/peripheral_options

Make more peripherals "listable" to allow for 0 or more

peripheral_options: Actually compiles

SPIFlash: make it listable

GPIO: Make GPIO peripheral another listable one

vc707axi: track rocketchip API changes (#16)

uart: power-on with the right divider for the design (#15)

Merge pull request #14 from sifive/async-pcie

Async PCIe

vc707mig: use an external ibuf

This makes it possible to also drive a PLL of our own from the crystal.

xilinxvc707pciex1: push to a dedicated clock domain

xilinx mig: put a buffer infront of the controller (#13)

This makes placement of the L2 and DDR controller easier.

xilinxvc707pciex1: better wrapper for AXI4-Lite control node (#12)

Merge pull request #10 from sifive/axi-mmio

axi4: switch to new pipelined converters

Merge pull request #11 from sifive/spi

SPI errata fixes

spi: Fix off-by-one error in calculating cycles per data frame

Issue: Configuring the frame length to certain values causes incorrect
operation.

Symptoms: Certain frame lengths result in the master sending one extra
clock pulse.  The slave device may then become desynchronized.

Workaround: The following frame lengths are supported and can be used.
Do not use other frame lengths.
* Serial mode: 0, 2, 4, 6, 8
* Dual mode:   0, 1, 3, 5, 7, 8
* Quad mode:   0, 1, 2, 3, 5, 6, 7, 8

spi: Fix io.port.dq(3) output enable

Issue: The output enable signal for DQ[3] is not driven properly.

Symptoms: Output data from master to slave is not properly transmitted
in quad mode.  Data received from the slave is unaffected.

Workaround: When interfacing with SPI flash devices, do not use the
"Quad Input/Output Fast Read" command (opcode 0xEB) while in the
Extended SPI protocol.  Do not use the Native Quad SPI protocol.

axi4: switch to new pipelined converters

Merge pull request #9 from sifive/vc707_mig_analog_inout

Use _chisel3 analog for MIG inout

Use _chisel3 analog for MIG inout

Added stall for read after write (#8)

Merge pull request #7 from sifive/ndreset

MockAON: Accept the non-debug interrupt as an input to overall reset.

MockAON: Accept the non-debug interrupt as an input to overall reset.

Merge pull request #6 from sifive/debug_v013

Debug v013

spi: correct polarity of FIRRTL combo loop detection workaround.

Merge remote-tracking branch 'origin/fix-false-comb-loop' into HEAD

"Fix" false combinational loop through SPIArbiter

Mux1H converts aggregates to UInt, muxes, then converts back which can
look like a cominational loop.

Merge remote-tracking branch 'origin/master' into debug-0.13

rename l2FrontendBus as fsb

rename l2FrontendBus as fsb

JTAG: make TRSTn optional for all helpers as well to match the IO.

Merge remote-tracking branch 'origin/master' into debug-0.13

update TLRegisterNode to take Seq of AddressSet

TLSPI: address parameter must now be a sequence.

Adjust JTAG for rocket-chip changes

Merge remote-tracking branch 'origin/master' into debug-0.13

xilinx pcie: add the high PCIe address bits (physical path)

The format is taken from here:
http://lxr.free-electrons.com/source/Documentation/devicetree/bindings/pci/xilinx-pcie.txt

Merge pull request #4 from sifive/periphery-keys

DTS

devices: include DTS meta-data

devices: create periphery keys for all devices

Standardize how they are connected to the periphery bus

jtag: The jtag interfaces have moved to a different package.

Merge pull request #2 from sifive/homogenous_bag_peripherals

Use HeterogenousBag to handle lists of peripherals

Use HomogenousBag to handle lists of peripherals

Previously we had to do weird things to make non-homogenous
lists of items (e.g. PWM Peripherals where ncmp were different from one to
the other) into a vector. But now Chisel supports a Record type,
and we use the HomogenousBag utility to do this more naturally.
This also deletes all the cruft which was introduced to get
around the limitation which doesn't exist anymore.

Merge pull request #1 from sifive/i2c

I2c implementation

Merge remote-tracking branch 'origin/master' into i2c

Flipped polarity of output enables to match Guava pins logic

Made regs 32-bit word aligned to match the rest of the system

Added note: WISHBONE interface replaced by Tilelink2

Added license

Renamed i2cDevices to i2c

xilinx mig: track changes in rocket-chip

Addressing comments: bool style, comments, removed suggestName

Bug fixes: passing OC WB test

sifive-blocks: trust diplomacy to get names right