reduce clkcsel ls180 width (2 pins), rename pll_18 signal
[soc.git] / src / soc / clock / dummypll.py
index 8594f91e78638d0355919dbfa187d515aeea0862..2dd8f714943777c0c1cfeba75104d47f3e9b253e 100644 (file)
@@ -16,9 +16,9 @@ class DummyPLL(Elaboratable):
         m = Module()
         m.d.comb += self.clk_pll_o.eq(self.clk_24_i) # just pass through
         # just get something, stops yosys destroying (optimising) these out
-        m.d.comb += self.pll_18_o.eq(self.clk_24_i)
         with m.If(self.clk_sel_i == Const(0, 2)):
             m.d.comb += self.pll_lck_o.eq(self.clk_24_i)
+            m.d.comb += self.pll_18_o.eq(~self.clk_24_i)
 
         return m