add sdr bypass routing via JTAG boundary scan

add divde regression test

update submodule

add moduw regression test

update submodule

add workaround for nmigen bug #502

This fixes modsw

update submodule

add modsw regression

add test case for divweu regression

update submodule

print regs in hex

add debug / investigation print statements

`deepcopy` from cache instead of recreating parsers for `GardenSnakeCompiler`

changes `make develop` time from about 1m30s to 1m09s for me

format code

icache.py fix ispow2() util fn per https://bugs.libre-soc.org/show_bug.cgi?id=485#c53

whoops fix syntax error

whoops fix syntax error

return test rather than "if test return True else False"

whitespace

whitespace

icache.py add python asserts that were a TODO commented section from
icache.vhdl, print all constant values at start of icache_sim() in alphabetic order, make constant naming consistent

icache.py fix formatting, mostly due to reduced indentation in preceding
commits, remove uneccessary Display() statements

icache.py remove comment that contained the entirety of microwatt's
icache_tb.vhdl as it is no longer needed

icache.py move icache_miss WAIT_ACK FSM state into method icache_miss_wait_ack() to reduce clutter, indentation

icache.py move icache_miss CLR_TAG FSM state into method icache_miss_clr_tag() to reduce clutter, indentation

icache.py move icache_miss IDLE FSM state into method icache_miss_idle()
to reduce clutter, indentation

simplify create_args

Sort returned variables to make sure `overflow` is last

Fixes #509

format caller.py

change div FSM pipeline unit to not have a combinatorial path directly from inputs to outputs

Fixes #510

significant reorg of the litex pinspecs to use pinmux JSON files

submodule update

remove ls180io import

move ls180io.py back into ls180.py

allow i2c to be routed via JTAG

nope.  put it back and connect to platform pads in LS180Platform

move iopad litex creation to ls180soc.py

minor reorg on JTAG, allow alternative pinset dict to be passed in

add regression testcase

update submodule

icache.py add req_hit_way as arg to icache_comb, actually ran file this
time to make sure it's correct, fixes https://bugs.libre-soc.org/show_bug.cgi?id=485#c37

add pinmux generator to create litex pinmap

add pinmux as submodule

icache.py add missing comb signal assignments per https://bugs.libre-soc.org/show_bug.cgi?id=485#c32

arg CacheRam read output needs delay by 1 cycle

do not pass cache row array around, just the current row

revert bug in icache wishbone ack

add clksel, pll to ls180

create dummy PLL block, connect up to core and clock-selector

Add GTKWave document to test_compunit_fsm

add I2C into ls180

add ASIC version of I2C Master

clean up row store and wb adr in icache

hmm only set wishbone address if ack is actually received

add more debug prints in icache

remove more reviewed comments

remove reviewed comments

comb on wr_index not sync

start removing reviewed comments

use same constant name (confusing otherwise)

need asserts

halve the number of icache lines for now

use Repl rather than for-loop to copy bit

move loop invariant test out of loop

reduce size of ilang file by a factor of FIVE

store tag in temp signal

reduce gate usage by getting cache row only not entire cache array

fix read_tag to use word_select correctly

forgot to add PLRUs as submodules

icache.py fix combinatorial loop with by testing temp stbs_zero and
setting Signal stbs_done

icache.py fix is_last_row_addr, get_next_row_addr

icache.py trying to sort out test failure, added r field req_adr to
properly implement WB spec compliant adressing

icache.py fix test stbs_done signal, not stbs_zero temp signal

icache.py fix rarange

icache.py fixed numerous bugs as specified by lkcl on bugzilla, now
passes first unit test!

icache.py use d_out as input to assignment instead of as assignee, now
the right stuff is connected and the test fails in an interesting way,
add signal names

reduce not-connected IO pins

missing pspec

connect SDRAM dqm to wrdata_mask

lots of sorting out iopads
* add sdram clock
* rename serial to uart
* disable I2C for now (needs bi-directional pads)
* make sdram and sd0 "en" only one pin (sort out litex issue)
* add "NC" pins so that there are no missing pins

add "nocore" option to build verilog

switch off internal gpio (testing)

rewrite ilang file after litex ls180 build

had to over-ride the wishbone functions on C4M TAP
the default features assume stall, which is not available

icache.py fix translation mistake

Convert yet another few tests to be able to use latest cxxsim

add Makefile for creating ls180.il

rename sys_clk_i to clk_24_i

add clock selection mechanism

DMI-to-JTAG needed to be "sync" to get ack/resp right

do not use simdec2 in test_pipe_caller

fix annoying alu test_pipe_caller bug, missing asmcode

add alternative PowerDecode2 to branch test_pipe_caller

Convert a few more tests to be able to use cxxsim

try svf test of DMI MSR

make check of LDSTMode.update conditional in PowerDecoder2

add ls180io.py

add openocd script to fire off svf test

get openocd svf test running, replicating jtag test

put test into "server" mode for connecting with openocd