Add handling of byte reads and writes

Add more complete testbench for lsmem.py

Super basic first try of testmem with load store unit interface

move comments to minerva LoadStoreInterface

import minerva and use LoadStoreUnitInterface

Add specification for load store interface

modify PortInterface so subfields include the port's name

annoying error in latest nmigen

TstL0CacheBuffer returns array of ports differently now

remove unused module

simplified L0CacheBuffer down to a "PortInterface Arbiter"

add TestMemoryPortInterface class which is designed to replace L0CacheBuffer in
unit tests, allowing L0CacheBuffer to be developed on its own terms

comments for LDST CompUnit test

enable byte-reverse in CompLDSTUnit test

remove CompLDSTOpSubset, replace with just data_len.

move BE/LE byte-reverse into LDSTCompUnit

expand Memory width to 64 and granularity to 16 in SRAM test

add asserts to check data output is correct

add test_sram_wishbone.py
https://bugs.libre-soc.org/show_bug.cgi?id=382

Add code, commented-out, for TRAP so as to not break test_caller.py

whitespace update

move trunc_div and trunc_rem to nmutil

add comments on trunc_div and trunc_rem

add divide-by-zero test to test_div_sim.py

add docstring comment for SelectableInt

add test_0_moduw and correct name to trunc_rem

add abs SelectableInt unit test (very quick)

add SelectableInt.abs
https://bugs.libre-soc.org/show_bug.cgi?id=324#c19

add another bad hack in parser.py which identifies "undefined" slice assignment

add in really bad hack which calls trunc_div or trunc_mod
https://bugs.libre-soc.org/show_bug.cgi?id=324#c16

add trunc_div and trunch_rem to decoder helpers
https://bugs.libre-soc.org/show_bug.cgi?id=324

auto-assign needs to use concat / selectconcat

whoops detected page name wrong, for special case fixedshift

bit of a mess.  getting carry recognised and output for shiftrot
was interfering with fixedarith carry "implicit" computation.
had to special-case this in pywriter.py and parser.py

add auto-assign mode detecting uninitialised variable slices

div needs to be floordiv

add true and floor div to SelectableInt

add simulator test for divw

do mix-in for test_sim.py so that jacob can write some div tests without
having to run all the other ones

add TODO comments to upgrade L0CacheBuffer to a new TestMemoryLoadStoreUnit

parameterise LoadStoreUnitInterface to be expandable

div pipe completed except for tests

finish code to calculate the 64-bit output of the div pipeline

actually remove todo comment for manually checking against instruction models

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

fix bug and manually check div overflow code against instruction models

enable general test cases in test_issuer

got loop example operational by noting when PC fastreg changed

use different way to pass instructions to test_issuer ISACaller

debugging test_issuer.py general test cases

get instructions immediately from assembly code

move test_sim.py unit tests to different class (split)

slightly hacky way to keep an eye on the PC

whoops generate core ilang not TestIssuer

use while / exception in test_compunit loop

investigating mtocrf/mtcrf issue

working on adding rest of stage classes for div pipeline

add bug reference to mtocrf/mtcrf name decoding

decoding assembly instruction name, move to separate function

getting sim instruction decoder to reproduce asm instruction disassembly

update submodule

add comment/assembly decode in power enums

update test_sim.py to do a simple execution loop: decode-execute-decode-execute

add loop example, required a bit of munging.

get fu compunit test to use ISACaller instruction-memory

got fed up of adding arguments to ISACaller / ISA, use *args and **kwargs

split execute and setup of ISACaller instruction execution
into two phases

comment ISACaller setup

start to add in independent execution into ISACaller

add a fake program counter to ISACaller

use an independent power decoder in ISACaller

add "respect_pc" boolean to ISACaller

add optional instruction memory

split out TestIssuer into separate module

remove unneeded yield

enable all tests again in test_core.py and test_issuer.py

got test_issuer FSM operating.  bit of a hack

debugging test_issuer, getting FSM working

output to issuer_simulator.vcd

add first version unit test for TestIssuer

reduce instruction depth to 6 bits in TestIssuer

move debug statements to check function

hack LD/ST ad/st together, allow PC to be set externally

move check regs in simple core to separate function

move test core reg set up into separate function

set up a TestIssuer class with a FSM for doing instruction issue to simple core

add ports to TestMemory

add beginnings of TestIssuer class, to issue instructions to simple core

weird: adding TestMemory with no port causes nmigen recursion-exceeded

refer to signals directly in Test Core

add test instruction memory SRAM

update popcount docstring

start trying to fill in some comments in Minerva L1 cache code

whitespace cleanup

imports and syntax errors fixed (found test_cache.py)

more whitespace

more whitespace on minerva (no unit tests, so cannot check it)

whitespace cleanup, remove minerva DataSelector class

have to set up addr/st rel-go link before setting up nmigen Simulator
LD/ST now works in test_core.py

add in memory setup/check but disable LDST Unit Tests in core.py
LDST is still busy after 2nd instruction, bug needs tracking down