noticed the regular pattern in all pipe_data.py (regspecs).
removed manual Input/Output Data, use regspecs to create it, in IntegerData

comment out CR assertion for now

Added skeleton fu/trap/test/test_pipe_caller using
fu/cr/test/test_pipe_caller as template

Add trap_input_data.py for fu/trap, cookie-cut from
fu/cr/cr_input_record with all 'CR' references changed to 'Trap'

fix proof_datamerger (see 216#c56)

update comments

add comments and start of elaborate

more comments

more comments

a_i not b_in

add comments

experimenting with CR, not quite right

Made small changes to fu/trap/main_stage to bring nmigen into line with
microwatt VHDL

implement init function of DualPortSplitter

uncomment rtlil.convert in test_l0_cache that causes runtime error

whoops returning cr2 for cr3 regspec map

name regfile ports by name not numerical position

whoops connecting up CR in wrong order.  fixing with list sort

fix syntax errors and use correct FastRegs (SRR0/1 not SRR1/2)

add TODO for MFSPR/MTSPR

refer to srr0/1 not a/b

add msr_copy function and use it in OP_TRAP, OP_RFID and OP_SC

set SRR0 in OP_SC

add OP_RFID SRR0/SRR1 in PowerDecode2

Use a_i and b_i convenience variables instead of a and b registers in
fu/trap/main_stage

testing CRs after writing: not in the right bit-order

remove unneeded code

use common TestCase class in logical

add branch test case to core

no global variables in test suites

sigh.  because POWER. CR index inversion

sigh.  weirdness involving bit-inversion, inconsistency on mfcr and isel

no global variables in test suites

add ShiftRot test case (works only because CRs are not tested)

add both logical and ALU test core

no global variables in test suites

no global variables in test suites

no global variables in test suites

whoops, docstring indentation

add docstrings for read/write port connection

move core code into separate functions, for clarity

reduce amount of code in SelectableInt

oops forgot to switch write-enable off

comment clarify on core

initialise XER from simulation

messing with valid/busy signals in core test

add extra argument (not used) to regfile.py

hmmm sync-delay wport write and wen

whitespace

test actual reg values being produced in core test

use common TestCase in branch

use common TestCase in shift_rot

use common TestCase in alu

move TestCase to common location

move reg setup to earlier in test

comment out wrflag as it should already be in the fu.wr.rel logic

test against Logical (hard-coded change)

add first cut at test core

sync onto fu.go_wr_i otherwise a loop occurs

add rdmask and issue/busy setting

remove unneeded imports

use copy of FHDLTestCase

connect up write-ports from Regfiles to FUs

docstring for AllFunctionUnits

missing a fastregs write-port

update docstring on simple/core.py

move regfile/spec organiser to separate function

mention convenience variables

rename trap to use convenience variables

Undo damage done by deleting VHDL microwatt comments,
merge resolution deletion of convenience variables in
fu/trap/main_stage

collate fu-enable signals

connect up Function Unit operand subsets

forgot to add in rdflag enable

whoops, regfiles are uppercase

whoops needed a bit of a reorg of the data structure for regfile connections

hmmm got naming wrong in regfile-fu connectivity

whoops names of regfiles are lower-case

munge/redirect the regfile port based on the naming
"full" ports are the first indexed.
also only enable the read-port enable if the picker is enabled

connect read-enable and src_i to regfile ports

link up PriorityPickers on read channels

put rdspecs into a different dictionary

start putting a non-production core together,
sorting the read ports first, to get a look at them

add a simple core, not intended for production use

correct comments on regspec decode map

only select xer_xo if OE enabled

decide to elaborate Refiles *into* another class, rather than make them their
own module.  this will reduce a level of hierarchy and make access easier

turn RegFiles into module, add all regfiles to it

add a simple class containing all FunctionUnits

more work on proof_datamerger.py

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

add class containing all regfiles

whitespace

use common get_cu_inputs for CR unit tests

convert shift_rot tests to use common get_cu_inputs function

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

whitespace fix for proof_datamerger.py

reorganise ALU tests, move get_cu_inputs function to common location

worked out how to dynamically enable carry-in to ALU: test input_carry against CryIn.CA.value

correct overflow-enable flags for rdmask specs in ALU

attempt to make carry-in and overflow-enable optional on ALU