working on FSMDivCoreStage

fix test_div_state_fsm

Completed SC FV properties

Refine properties to comply with spec

Fix where msr_i gets its value from

Merge in recent updates to TRAP FV properties.

convert branch pipeline to use msr/cia as immediates

put set_msr and set_cia back in for now

interesting bug in test_compunit.py when there are no operands
rdmask, if left set, interferes with the next instruction, but
only when there are no operands

testing if MultiCompUnit can handle no input regs (it can)

disable cxxsim for now

move cia and msr to trap input record

set ISACaller.msr rather than namespace[MSR]

when running an exception (trap) after "reset" must copy msr/cia state

spurious imports of FHDLTestCase, should be from nmutil

whitespace

add PC (CIA) to PowerDecode2 "state" for passing into input records
see https://bugs.libre-soc.org/show_bug.cgi?id=435

add msr exception bits setting function in hardware
and do same thing in ISACaller trap

make cxxsim optional and print warning

corrections to trap proof see
https://bugs.libre-soc.org/show_bug.cgi?id=421#c17 and
https://bugs.libre-soc.org/show_bug.cgi?id=421#c18

use alias for msr_i in trap proof

correct trap spec page interrupt ref

Rework SC properties to conform to style

Formal properties for RFID.

Document the move of sdir from data_i to op.

Also, give op.sdir a name based on "op", to distinguish it
from internal signals.

Remove extra yield from test case.

Seems pysim is correct, after all. There seems to be some
strange interaction between cxxrtl and python.

do not start core in terminated mode

explicitly set up a pc_i_ok signal in test_microwatt.py

expose core_stop_i to outside as well

set go_insn_i to non-resetless

add issuer verilog generator

update to expose signals at top-level of issuer

convert compalu multi test to Simulator() (was run_simulation)

convert compalu multi test to Simulator() (was run_simulation)

use same write_vcd for cxxsim as pysim

fix bug in alu_fsm.py found by cxxsim: missing one cycle hold of ready_i

add some CompUnit demo tests of the alu_fsm example

move sdir to CompFSMOpSubset in alu_fsm example

add CompFSMOpSubset, also change dir to sdir
(dir is a python keyword, gets highlighted in editors)

remove unneeded import

if nmigen.sim.pysim import fails use nmigen.back.pysim

use iocontrol PrevControl / NextControl instead of dummy classes

add DivTestCase to test_issuer.py (commented out for now)

Implement control path and unit test.

worked out that DivPipeSpec can be given a default.  gets DivFunctionUnit
working again

missing conversion of DIV to Div

add option to generate verilog

whoops use slice not range

syntax error

Implement the Shifter data path

Document move of the next port data

add SR latch cxxrtl backend demo

add comment and copy of pseudo-code for OP_RFID into trap proof_main_stage.py

review of OP_RFID showed up some errors

corrections to trap main_stage.py OP_RFID according to reading spec

WIP: FV failing for unknown reasons.

Can someone put a second pair of eyes on this code?  I don't understand
why FV is failing for the RFID instruction.  I've spent at least three
hours trying to diagnose this without success.

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

add div fsm core (`DivState*`) with tests

comb test works
fsm test fails for some reason

Failing test: fast1/fast2 vs srr0/srr1? on trap pipe

forgot to clean up workspace in source

FV props for SC instruction

First FV property for trap unit

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

start adding FSMDivCore*

comment explaining why not to call self.trap in PowerDecode2

likewise cut across latest Minerva loadstore with line-for-line manual compare

sigh easier to just do a line-for-line comparison of latest minerva fetch

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

port minerva cache fixes
commit 3a0158919144757a2b369c9b750c72339e912f1d
Author: Jean-François Nguyen <jf@lambdaconcept.com>
Date:   Wed Sep 11 01:34:46 2019 +0200

    fetch,loadstore: Fix `{f,m}_busy` signal in case of a cache miss.

add .pylintrc

forward-port minerva loadstore bugfix
commit a03a72e04764dc976d85ea44b1cf0767e240b81f
Author: Jean-François Nguyen <jf@lambdaconcept.com>
Date:   Thu Apr 30 12:23:36 2020 +0200

    loadstore: fix conflict between write buffer and dcache refill.

comments

submodule update (again. sigh)

whitespace

use convenience vars in spr proof

Flesh out SPR-related FV properties.

whitespace

whitespace

add simulation-only division core using nmigen div and rem operators

rename DIV->Div to be consistent

format div code

add missing fixedldstcache.py to .gitignore

update submodule

whoops tried doing mtspr priv, it failed but failed by trying to run TRAP
which is of course not in this pipeline

get shiftrot compunit working

more tidyup on use of CompOpSubsetBase

use CompOpSubsetBase in ldst record

sigh, bug in sprset.patch

update cr input record to use new CompOpSubsetBase

add regression test on setb simulator error

use CompOpSubsetBase class in Branch op record

get branch compunit working (missing bigendian arg)

get trap compunit test working, adding bigendian and msr

add mfmsr trap tests

use new CompOpSubsetBase in trap

remove unneeded comment in trap msin stage

remove unneeded comment in trap pipe_data

document branch pipeline relationship with PowerDecode2

simplify instr_is_priv

move traptype to soc.consts