add README for fu directory

use correct ALUHelpers in div test

sort out syntax errors in div

first unit test for div

update submodule to fix div bug

add ignore for parsetab.py

add autogenerated do not commit comment

update submodule to div overflow

separate out divide by zero cases

update OV and OV32 ISACaller flags if overflow occurs

attempting to add overflow setting in ISACaller

whoops, hex parser digits are in multiples of 4 bits

fetch instructions from bare wishbone fetch unit

Start with a simpler test case

Leave other variants (immediate, rdmaskn) for later.

Let p.ready_o be active while the test ALU is idle

The valid/ready protocol doesn't actually forbid p.ready_o
being active while p.valid_i is inactive. It just mean that
the ALU is idle, and is ready to accept new data.

This should help avoiding potential combinatorial loops from
p.ready_o to p.valid_i.

add cached fetch unit pass-through args

need args to WishboneArbiter, match data width size

Add missing ports to the test ALU

read from instruction memory using FetchUnitInterface

add Config Fetch interface and quick unit test

add test instruction memory

add readonly option to TestMemory

expand instruction bus width to 64 bit, start on a mini-cache
for instructions (one line)

parameterise minerva i-cache

got Pi2LSUI FSM working

sram address do not cut by LSBs

new Pi2LSUI working, using PortInterfaceBase

start new version of Pi2LSUI based on PortInterfaceBase

pass addr/mask through to PortInterfaceBase rd/wr addr

cleanup (remove unneeded imports)

more code-shuffle for TestMemoryPortInterface

more code-shuffle for TestMemoryPortInterface

minor cleanup, put get/set rdport/wrport into function

merge LDSTPort into TestMemoryPortInterface

use PortInterface connect_port

use PortInterface connect_port

attempt to get Pi2LSUI FSM working

only activate ld_in_progress if addr is ok

make Memory accessible via TestSRAMBareLoadStoreUnit

increase (double) address width in TstL0CacheBuffer

increase (double) address width in TstL0CacheBuffer

unit test in l0_cache to connect to testpi and test_bare_wb

make PortInterface modules consistent with same API

use ConfigMemoryPortInterface in TstL0CacheBuffer

fix TestMemLoadStoreUnit, it required a FSM to monitor write
and also needed to honour the "busy_o" signal

add wishbone Pi2LSUI test

reconfigureable PortInterface testing now possible

name issue in Pi2LSUI

whitespace and imports

whitespace

slight reorg on test_pi2ls.py

correct address in pi2ls

oops forgot to initialise base class of TestMemLoadStoreUnit

add in LenExpand shift/mask

add quick test showing Pi2LSUI not quite reading/writing to
correct addresses

remove extraneous yields

Modify pi2ls so it passes the portinterface unit tests

set address ok and fix unit test to check it properly

add pi.busy_o connection, increase to 64 bit

unit test broken is ok :)

set pi.ld.ok to 1 if pi.is_ld_i is set

Move tests for pimem to new file, add ability to test pi2ls.py

load/store unit test needed to wait for busy_o
otherwise, the bus was still processing the previous transaction

whitespace

clean up output from BareLoadStoreUnit

halve the test memory size again

shrink test memory size down to only 64 words

investigating why write-enable not getting passed through
on nmigen_soc sram

whoops forgot to call parent elaborate

add test of SRAM through wishbone bus

code-morph which redirects lsmem unit test through new ConfigLoadStoreUnit
this to allow wishbone-SRAM test version to be tested with the same
unit test

add a test SRAM that lives behind a minerva LoadStoreUnitInterface

dynamically specify wishbone layout (no longer hardcoded addr/data)

add reconfigureable Load/Store class

extra parameterification of minerva LoadStoreUnits

allow Pi2LSUI to accept incoming PortInterface and LoadStoreUnitInterface

add extra parameter, mask_wid, to TestMemLoadStoreUnit

start connecting up Pi2LSUI

add LenExpand module, tidyup on docstring

add beginnings of Pi2LSUI

add nmigen-soc to dependencies

add attempt at mapping between PortInterface and LoadStoreUnitInterface

rename LoadStoreInterface signals to include _i and _o suffixes
got fed up of not knowing which Signal was which direction

whitespace

Revert "modify PortInterface so subfields include the port's name"

No longer necessary with changes to nmutil f61e3beee

This reverts commit 8c63d6dfe17825ca984854e33e20589df6c5bdb6.

Update comments for LoadStoreUnitInterface

Have lsmem handle stall and valid signals correctly

Update comments on LoadStoreUnitInterface again

Update comments on LoadStoreUnitInterface

Add handling of byte reads and writes

Add more complete testbench for lsmem.py

Super basic first try of testmem with load store unit interface

move comments to minerva LoadStoreInterface

import minerva and use LoadStoreUnitInterface

Add specification for load store interface

modify PortInterface so subfields include the port's name

annoying error in latest nmigen

TstL0CacheBuffer returns array of ports differently now

remove unused module

simplified L0CacheBuffer down to a "PortInterface Arbiter"