urk. wishbone slave devices declared incorrectly (I/O inverted)

disable internal RAM set SRAM to much smaller

shrink size of SRAM to 8k, move things around

add (disabled) tri-state GPIO

remove the gpio peripheral which was previously hard-linked to interrupts

add 3x EINTs to ls180soc

add SPI, sdcard, preliminary GPIO to ls180 pinouts

argh got fed up trying to shoe-horn into sim.py

can remove unneeded overrides of Prev/Next Control

add divwe regression test case

re-enable test case -- no longer goes into an infinite loop

fix bug #492

replace sim._state.timeline.now with sim._engine.now

add versa ecp5 fpga litex build script

complete first translation pass of dmi_dtm_xilinx.vhdl into nmigen,
different sync domains indicated as 'sync = m.d.[SYS|JTAG]_sync', left
some parts undone, didn't rearrange or clean up so Luke can easily
compare with original

make a start on LS180 platform

initial commit of JTAGToDMI debug interface translated from
microwatt/dmi_dtm_xilinx.vhdl

add template file/starting point (copy of litex/boards/platforms/ulx3s.py) for asic platform that derives from generic platform for 180nm
tapeout

add back (totally confusing) accidentally-removed code due to use of "types"
(which should not be placed in the .py file, they should only go in a .pyi)

instantiate MMU from AllFunctionUnits

do not need FAST regs in MMU

comment mmu test

add edge-triggering to dcache/mmu "valid"

add set MTSPR prtbl to mmu unit test

add OP_MFSPR to mmu

use convenience vars

add OP_TLBIE to mmu fsm

add OP_DCBZ to mmu fsm, needs RA to be added to MMU pipe_data

add MMU MTSPR connection into FSM

add in MMU and DCache into MMU FSM

moved PLRU to nmutil

add mmu fsm

remove more (confusing/spurious) types, should be in .pyi file

remove more (confusing/spurious) types, should be in .pyi file

remove more (confusing/spurious) types, should be in .pyi file

removed (confusing/spurious) types, should be in .pyi file

add MMU FunctionUnit

mmu uses RB, go with it

add OP_TLBIE

add mmu initial pipe_data.py

add extra "modes" to PortInterface

syntax error correction

add inline comments into icache.py

icache.py add missing funciton bodies, add missing return statment, fix
variable names, fix typos

increase TLB_NUM_WAYS to 4

vhdl conversion not really working for plru

add array signal names

rename plru input

rename plru input

reorg mmu lookup test so it is called twice

TLB PLRUs are of TLB_WAY_BITS width

fix mmu perms/lookup in dcache

whitespace

remove duplicated signal

comments on icache

get rid of rst

use word_select

add mmu-dcache test

icache.py connect up all the sub-functions, fix typos and other small
errors I get running the file, hit a wall with current error so stopping for today

icache.py add parameters to 'process' functions, fix small errors

icache.py move get/read/write functions out of ICache class to top of
file under constants

icache.py copy simulation code from dcache.py, fix syntax

icache.py fix syntax, move all constants and Array/type creation
functions to top of file

icache.py fix syntax errors that occured when running python3 icache.py

dcache truncate wishbone address, store real_addr in alternative

last mmu get seems ok

whoops recursion error v.shift calculated from v.shift

more experimenting with mmu READ_WAIT state

radix tree wait error, investigating

mmu test starting to make sense

floundering around with MMU unit test, no idea what to do

mmu code-morph

code-morph, add masked function

move code to mmu_0

add example radix walk from power-gem5

MMU test

submodule update

clarify

sort out ariane PLRU, rename/clarify

minor error in plru

rename cache_valid_bits to cache_validsg

cache_valid_idx too large in dcache

whoops, cache valid array too small in dcache

more dcache debugging

missing reservation address comparison

dcache tidyup

more dcache debugging

add random dcache mem test

cache valid corrupted: fixed

adding names to array signals

whoops, indentation error

enable Display debugs

set bytesel in dcache store

separat stbs_done into ld/st

dcache load/store test

debugging dcache

wrong width for data / addr

connect up WB SRAM to dcache test

start on dcache test

missing comb +=