remove ClockSelect module, use DummyPLL
[soc.git] / src / soc / memory_pipe_experiment /
drwxr-xr-x   ..
-rw-r--r-- 0 __init__.py
-rw-r--r-- 1844 config.py
-rw-r--r-- 3891 l1_cache_memory.py
-rw-r--r-- 1278 memory_op.py
-rw-r--r-- 531 memory_pipe.py
-rw-r--r-- 1893 memory_queue.py
-rw-r--r-- 2293 memory_queue_entry.py
-rw-r--r-- 49 test_config.py
-rw-r--r-- 2086 test_l1_cache_memory.py
-rw-r--r-- 52 test_memory_op.py
-rw-r--r-- 54 test_memory_pipe.py
-rw-r--r-- 55 test_memory_queue.py
-rw-r--r-- 61 test_memory_queue_entry.py