use --recursive on git submodule not --remote - one does a "latest update"
the other gets what's set in the submodule

Adjust katana settings for LS180/TSMC after Coriolis bugfix #f58212e.

Merge branch 'master' of ssh://libre-riscv.org:922/soclayout

More accurate abstract models for SRAM & PLL.

With Coriolis layer assignment correction and configuration tuning,
the P&R stage should now take less than one hour. It do not complete,
still. More adjustments are to be done.

use main soclayout mksym.sh and symlink in experiments9

add $USER to mksym.sh

Enable the heavy leaf load on the main clock.

Add the filler setting in doDesign.py.

Readjust the position of the SRAM after their blockage changes.

Keep track of the latest debugged nets (antenna & DRC).

Add logos in the bottom left corner and supress iovss terminal.

Merge branch 'master' of ssh://libre-riscv.org:922/soclayout

add wget of libresoc gds logo

Merge branch 'master' of ssh://libre-riscv.org:922/soclayout

Adjust router track reservations for convergence.

add sorbonne logo to wget

hmm set spacemargin back to 0.05

experiment with same settings as benchs/6502

attempt to put together a GDSII loader file. errr...

add fetch of GDS-II files

add fetch of GDS-II files

reverse pingroup SDRAM address to get it closer to bottom right

redo pinmux, mirror image some pins

submodule update

add spimaster to peripheral system, all names changed. wtf?? sigh

updated non_generated pinmap json file

updated non_generated pinmap json file

update submodule

argh, nsxlib does not have analog.  have to cheat

submodule update

Rebame root clock signal from "core.por_clk" into "core.pll_clk".

sys_clk renamed to sys_pllclk, iopads load from copy of auto-generated
pinouts in json format

add litex pinpads JSON file to nongenerated

doh, should have reduced NC by 16

pll24_i renamed to clk_24_i

pllclk_o is renamed to pllclk_clk

use sys_pllclk_from_pad not sys_clk_from_pad
rename module ls180

sys_clk renamed to sys_pllclk

reorg of PLL, routed out into peripheral interconnect
then manually connected up
needed a rename of sys_clk to sys_pllclk to not conflict

I/O pads reorganisation, 32 per side (except for NORTH).

P&R tweaks for routing convergence.

Add a case in the build script to fit my environment (jpc).

Remove files that are now copied from other locations.

Merge branch 'master' of ssh://libre-riscv.org:922/soclayout

Adpapt e9/TSMC doDesign to the new size of the SRAMs (jumpers).

argh, nsxlib cannot cope with 3 clocks!

add vss/vdd as pins, gets the net into the VST

set power type in fake pll vdd/vss

whoops, fake pll/mem need vss/vdd

whoops naming pads different from nets is important

sigh trying to find the right clock line

more comments

comment about por_clk

correct clock name for H-Tree in ls180
use por_clk not core.por_clk
this is the output from the PLL

sort out clock names in experiments10_verilog

add coresync_clk to list of HTree

add dummy pll to experiments10_verilog

set various clocks to use H-Tree

add dummy (fake) PLL to experiments10_verilog for testing

Updated experiments12 for the latest Coriolis.

* To serve as a test bench for the reamining diode insertion
  problems.

Merge branch 'master' of ssh://libre-riscv.org:922/soclayout

Updated configuration suited for experiment9/tsmc_c018.

* Typo in coriolis2/settings.py (extra 'e' in blackboxNames parameter).
* Disable blackboxes generation in TSMC, they are directly supplied by
  the FlexLib DK.
* Strip the Makefile from unusable targets in real mode.
* Update doDesign.py for the latest Coriolis (H-Tree).

add 4ksram recon script in tsmc_c018 as well

add build_full_4ksram_recon.sh to copy over Staf re-connected PLL

rename sys_clk to sys_clk_0 and rename ref_clk to sys_clk
this restores ls180 module to minimise changes

Reroute clk so PLL output clock is used as sys_clk.

Duplicate file before patching for clock rerouting.

rename ref in fake-pll to ref_v

update libresoc.v to use sys_clk for main core

change ref to ref_v in PLL (keyword)

set other nets to input in fake 4k SRAM cell

add TODO into tsmc_c018 coriolis2 settings.py

update libresoc.v

set fake-mem LibreSOCMem output q as a Net Output

set fake PLL Master Cell directions explicitly

clk_sel_i in TestIssuer was one bit not 2

remove sram4k wb err (unused anyway)

appears to be missing libresoc from NETLISTS in Makefile

attempt better grid alignment for fake cells

change cell sizes to grid layout (?)

increase not-connected pads by one

add fake pll symlink

rename pll out signal to out_v in "fake" pll cell

rename PLL out to out_v in test_issuer

rename pll blackbox out to out_v

disappearing signal from pll, attempt to get it back

remove "*" net from fake-pll cell, it ends up in the vst file

round to 0.135 cell grid?

rename cell to "real_pll" to avoid conflict with cell also named "pll"

add dummy/fake/ghost PLL blackbox cell
to nsxlib experiments9.  based on the dummy/fake/ghost/symbolic
LibreSOCMem previously created
the cell is completely empty, the only important thing is the *existence*
of the cell and its I/O connections

rename PLL pad names

correct PLL names

re-add 4k sram

annoying rename of pll analog pin

manually rename ls180sram4k module to ls180

submodule update

update PLL to use submodule Instance

do an SRAM search by looking for matching along the path
goodbye explicit yosys ids!

4k sram build

use "make view" not "make vst"