increase counter, experiment with longer completion times
authorLuke Kenneth Casson Leighton <lkcl@lkcl.net>
Wed, 15 May 2019 07:29:00 +0000 (08:29 +0100)
committerLuke Kenneth Casson Leighton <lkcl@lkcl.net>
Wed, 15 May 2019 07:29:00 +0000 (08:29 +0100)
src/experiment/compalu.py
src/experiment/cscore.py
src/scoreboard/fn_unit.py

index 2edf65875541588562bb6efcdf9bcdc9ce4ffa8b..3c97c19af99c9938c86a056477492864244ca948 100644 (file)
@@ -54,7 +54,7 @@ class ComputationUnitNoDelay(Elaboratable):
         m.d.comb += self.busy_o.eq(opc_l.q) # busy out
 
         with m.If(self.go_rd_i):
-            m.d.sync += self.counter.eq(1)
+            m.d.sync += self.counter.eq(2)
         with m.If(self.counter > 0):
             m.d.sync += self.counter.eq(self.counter - 1)
         with m.If(self.counter == 1):
index 8003c54fa5bcfc2a9887c87160676d72d45588ff..61f7ec099878976c4261f845b36204a5e5497409 100644 (file)
@@ -337,6 +337,7 @@ def scoreboard_sim(dut, alusim):
         yield
         yield
         yield
+        yield
         while True:
             issue_o = yield dut.issue_o
             if issue_o:
index af7b0ea29fca5d9e0b384475ae5f83d3761b0ee4..d706b7f1ce3d4ce038c5fdbb486e61123fff8510 100644 (file)
@@ -163,7 +163,7 @@ class FnUnit(Elaboratable):
         # readable output signal
         g_rd = Signal(self.reg_width, reset_less=True)
         ro = Signal(reset_less=True)
-        m.d.comb += g_rd.eq((~self.g_wr_pend_i) & self.rd_pend_o)
+        m.d.comb += g_rd.eq(~self.g_wr_pend_i & self.rd_pend_o)
         m.d.comb += ro.eq(g_rd.bool())
         m.d.comb += self.readable_o.eq(ro)