comments
authorLuke Kenneth Casson Leighton <lkcl@lkcl.net>
Thu, 14 Feb 2019 10:51:28 +0000 (10:51 +0000)
committerLuke Kenneth Casson Leighton <lkcl@lkcl.net>
Thu, 14 Feb 2019 10:51:28 +0000 (10:51 +0000)
src/add/nmigen_add_experiment.py

index 0e041d7b9909a88c47b3455077323ba359bb95d7..911fedada0dc014f08ee5ec03efc9e03f9060adc 100644 (file)
@@ -5,13 +5,14 @@
 from nmigen import Module, Signal, Cat
 from nmigen.cli import main
 
+
 class FPNum:
     def __init__(self, width, m_width=None):
         self.width = width
         if m_width is None:
-            m_width = width + 3
+            m_width = width + 3 # extra accuracy bits
         self.v = Signal(width)      # Latched copy of value
-        self.m = Signal(m_width)    # Mantissa: ??? seems to be 1 bit extra??
+        self.m = Signal(m_width)    # Mantissa
         self.e = Signal((10, True)) # Exponent: 10 bits, signed
         self.s = Signal()           # Sign bit