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authorLuke Kenneth Casson Leighton <lkcl@lkcl.net>
Tue, 12 Mar 2019 06:46:48 +0000 (06:46 +0000)
committerLuke Kenneth Casson Leighton <lkcl@lkcl.net>
Tue, 12 Mar 2019 06:46:48 +0000 (06:46 +0000)
TLB/src/Cam.py

index ab8f2c151109b20d911838fb5ddba72ed50b0677..1cb88d88ed866128a9d10b9326c1816eb5fe15ab 100644 (file)
@@ -24,9 +24,9 @@ class Cam():
         Notes:
         The read and write operations take one clock cycle to complete.
         Currently the read_warning line is present for interfacing but
-        is not necessary for this design. This module is capable of writing 
+        is not necessary for this design. This module is capable of writing
         in the first cycle, reading on the second, and output the correct
-        address on the third. 
+        address on the third.
     """
 
     def __init__(self, data_size, cam_size):