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authorLuke Kenneth Casson Leighton <lkcl@lkcl.net>
Thu, 14 Feb 2019 14:49:17 +0000 (14:49 +0000)
committerLuke Kenneth Casson Leighton <lkcl@lkcl.net>
Thu, 14 Feb 2019 14:49:17 +0000 (14:49 +0000)
src/add/nmigen_add_experiment.py

index 15c721034d8018329f082bdd5535814b31866742..599a5d0f1e8113e20842b83cb2af408f934e31cd 100644 (file)
@@ -344,13 +344,11 @@ class FPADD:
             with m.State("put_z"):
               m.next = "get_a"
               m.d.sync += [
-                  s_out_z_stb.eq(1),
-                  s_out_z.eq(z)
+                  self.out_z_stb.eq(1),
+                  self.out_z.eq(z.v)
               ]
-              with m.If(s_out_z_stb & out_z_ack):
-                  m.d.sync += [
-                  s_out_z_stb.eq(0)
-                  ]
+              with m.If(self.out_z_stb & self.out_z_ack):
+                  m.d.sync += self.out_z_stb.eq(0)
 
         return m