add fnabs unit test

add fabs unit test

add fp mv test, correct pseudocode

whoops initialise FPRs from GPRs in ISACaller

missed an assignment-copy for simple expressions

add fmr test and associated decoder (optional with include_fp)

add X-Form and A-Form to minor_63l and minor_63h csv files
add option to create_pdecode to include FP ops

whoops need to reverse bits in minor_63l.csv to match linear switch

FP 63L/H ops need to add in extra 0/1 minor_63l.csv minor_63h.csv
a hard-coded test in microwatt decode1.vhdl tests bit 5
we need an automated switch statement

add fp move opcodes to power_enums.py

add new fp load / store with update unit test

add FP store op names to power_enums.py opcode list

whitespace on instruction mnemonics

add FP LD/ST D-Form operations to major.csv

add load/store FP indexed instructions to minor_31.csv

add FP load test lfsx

when setting  x <- GPR(RA) make sure read_regs is added to in parser

add GPR-underscore read of regs

add FRA ISACaller name decoding

add FRA-FRT to power enums

add first FP load test, still a lot TODO

add FPR (FP Regfile) to ISACaller

add in FPR.getz and support for FPR(x) in ISA parser

add FRA-FRT fp reg names to ISACaller parser

add fpmove.mdwn from v3.0B p150 book I section 4.6.5

clarify, comments

add FPADD, FPSUB, FPMUL, FPDIV quick hacked functions

add very quick float convert to SelectableInt

add import of DOUBLE/SINGLE to pywriter

add SINGLE function to helpers, for FP Store

add first pass at DOUBLE helper function for FP ISACaller simulation

add zero-variant (RA|0) in fpload pseudocode, cleaner, clearer

add fpstore.mdwn

add fpload.mdwn for FP simulation

add setting of MSR "PR" bit for when running MMU test

extra checks on ldst exception unit test

fix MemException, return correct address in DAR

testing load misaligned

test_maxint, add zero onto 0xffffffffffffff

add first LD/ST exceptions test case for ISACaller

save SVSRR0 in trap, if SVP64 mode enabled

create new call_trap function in ISACaller

add catch of MemException in ISACaller to raise unaligned exception 0x600
DAR is set as the address raised from the exception

include Error keyword in message

allow unaligned access exception to be raised in ISACaller mem simulator

add ld/st misalignment test case

add relevant pred source/dest mask bits and create appropriate zeroing
signal for predicate source/dest

add first SVP64 predicate dest-zeroing unit test

remove non-predicated svp64 ISACaller tests

improve format of docstrings for ISACaller SVP64 tests

reformat SVP64 docstrings to vaguely resemble something useful in sphinx-doc

sphinx docstring highlight of SVP64 listings

move logical SVP64 test cases to separate file/directory

whoops error in docstring

tidy up svp64 cases to make it better suited to documentation
https://bugs.libre-soc.org/show_bug.cgi?id=639

update about Copyright law when it comes to facts

add symlink to license

add saturate SVP64 RM mode decode

split PowerDecodeSubset do_copy into do_copy and do_get

explicitly copy SV RM decoded fields in PowerDecodeSubset

move SVP64 RM mode decoder into PowerDecodeSubset
this allows individual (satellite) decoders to get SVP64 characteristics
such as predication zeroing, saturation and other modes

remove another verbose debug print

add sv_input_record_layout to match SVP64RMModeDecode

whoops must include SVSTATE in STATE regfile regspec read/write map

IssuerDecode2ToOperand needs svstate (matching msr and cia)

add more ALUHelper routines for fast3

add ALUHelpers check_fast_spr3 for SVSRR0 checking

add SVSRR0 to OP_RFID and OP_TRAP reg read/write

add fast3 to PowerDecoder and regspec map
needed for SVSRR0

add SVSRR0 spr_to_fast lookup

copy over svstate from core state in PowerDecoder2
add SVSRR0 to FastRegsEnum

comment out a bit more of the insanely high debug info

rename PowerDecoder2 exc field to ldst_exc

move "happened" field to end of LDSTException

disable some of the extreme verbose debug printing

add astor to setup.py dependencies

change dependency name to libresoc-nmutil

clean up MMU ROM test case

add single regression test for bc_ctr in branch cases

fix executable names

add additional unit tests

add cross-reference to gem5 power tests

Add a reentrant CR predication test case

Add test case for reentrant CR predication in ISACAller

This is derived from the intpred reentrant test.
It uses the new facility for easily setting individual CR bits.

Move creation of CR fields to its own class

This will ease setting and checking CR fields from test cases.
The old attribute names were kept as aliases, so it shouldn't have any
impact.

Improve debug information on mtcrf test case

Match CR size on ISACaller mtcrf test case

The underlying register for CR seems to be 64 bits for some reason. See:
https://git.libre-soc.org/?p=openpower-isa.git;a=blob;f=src/openpower/decoder/isa/caller.py;h=2f9dfa8746625f74fccaf9cd8a86f5503837009d;hb=HEAD#l495

add missing __init__.py to get sphinxdoc working

correct heading

correct errors for sphinx doc build

add sphinx doc config

add ply and pygdbmi dependencies

update version 0.0.1

update news

update README

add logical test cases

add TRAP test cases

add spr tests

add branch test cases

add LDST test cases