add sv_insn_t class (inherits from insn_t)

argh cant virtualise rd/rs1-3, due to union usage with rocc_insn_union_t

sv: rd, rs1/2/3 become virtual so that sv_insn_t can override them

clarify sv cam table

define CSR and register tables for SV

remove unneeded use of AM_CONDITIONAL

add #define for SPIKE_SIMPLEV, re-run autoreconf

create #defines from identified registers, per opcode

clarify docstring on id_regs.py

add function identifying the registers in each emulated instruction

identify instructions, plan: extract registers

Update README

Merge pull request #235 from riscv/sba

Fix cut-and-paste bug in 64-bit SBA loads.

Fix cut-and-paste bug in 64-bit SBA loads.

Fixes #234.

Handle spike-dasm inputs with leading 0x correctly

Add dummy custom debug registers, to test OpenOCD. (#233)

Fix several disassembler bugs

h/t Shane Lardinois

Add --disable-dtb option to suppress writing the DTB to memory

Make IRQ_COP read-only/undelegable unless coprocessor is present

Instantiate disassembler after max_xlen is known

This fixes RVC disassembly.

It's done in a way that doesn't break 2cd60b277e909a5599ca48e4561cbfbc61460186

Don't increment instret immediately after it is written (#231)

This brings Spike into compliance with this clause in the spec:
https://github.com/riscv/riscv-isa-manual/blob/master/src/csr.tex#L96

Fix 2 trigger corner cases. (#229)

1. When hitting a trigger during a single step, dcsr.cause must reflect
the trigger not the step.
2. Also check for triggers on accesses that require a slow path fetch.

Make sstatus.MXR readable

h/t @taoliug

Fix using the uninitialized disassemble object. (#220)

This fixes runtime crash when custom extension registers its
disassembly.

Refactor and fix LR/SC implementation (#217)

- Use physical addresses to avoid homonym ambiguity (closes #215)

- Yield reservation on store-conditional (https://github.com/riscv/riscv-isa-manual/commit/03a5e722fc0fe7b94dd0a49f550ff7b41a63f612)

- Don't yield reservation on exceptions (it's no longer required).

Merge pull request #212 from riscv/hartsel

Update debug_defines.h

Update debug_defines.h

Add support for hartselhi parsing, but other parts of the debug code
still don't support more than 1024 harts.

Put simif_t declaration in its own file. (#209)

By separating the simif_t declaration from the sim_t declaration, the
simif_t declaration no longer depends on fesvr header files. This
simplifies compilation of custom sim class implementations that don't
depend on fesvr.

Fix install of missed header. (#207)

Extract out device-tree generation and compilation into an exported api. (#197)

Revert "C.LWSP and C.LDSP with rd=0 are legal instructions"

See https://github.com/riscv/riscv-isa-manual/commit/01190b6ebeb29cfac6783a3e7ce30cd529bf6c59

C.LWSP and C.LDSP with rd=0 are legal instructions

This mistake derives from an ambiguity in the specification that has since been corrected: https://github.com/riscv/riscv-isa-manual/commit/272d038abebe7f006ed7960b522f1e51890bb982

Fix commit log for serializing instructions

Resolves #199

Only break out of the simulator loop on WFI, not on CSR writes

Breaking out of the loop on WFI was intended to let other threads run
when the current thread has no work to do.  There's no advantage to doing
so on CSR writes, and the unintentional change in thread interleaving
broke some test programs that relied on short timer periods.

When no arguments are passed, print spike help, not fesvr help

Allow querying the mmu configuration chosen during the build. (#191)

Revert "Fix for issue #183: No illegal instruction exception for c.sxxi instructions encoded with zero shift amount"

This reverts commit be0555d585b332fd0496affe559c0a5a4e7e5644.

See #190

Merge pull request #189 from pmundkur/pm-csr-name-api

Add an api to get the name for a CSR.

Add an api to get the name for a CSR.

Implement Hauser misa.C misalignment proposal (#187)

See https://github.com/riscv/riscv-isa-manual/commit/0472bcdd166f45712492829a250e228bb45fa5e7

- Reads of xEPC[1] are masked when RVC is disabled
- Writes to MISA are suppressed if they would cause a misaligned fetch
- Misaligned PCs no longer need to be checked upon fetch

Fix the access exception during page-table walks to match the original access type, as specified in the manual. (#185)

Fix spike-dasm. (#184)

It had been broken by 90bafe660b323250338fd564bb9ab4316576d59b.

Merge pull request #182 from riscv/reset_bits

Implement debug havereset bits

Implement debug havereset bits

Merge branch 'deepsrc-b_fix_issue183'

Fix for issue #183: No illegal instruction exception for c.sxxi instructions encoded with zero shift amount

Fix a bug caused by moving misa into state_t. (#180)

* Fix misa losing its value in processor constructor due to state:reset() following state.misa initialization.
Make state:reset() preserve misa.

* Set state.misa to max_isa on reset().

* Idiomatic fix for earlier commit.

Move processor.isa to state.misa, since it really belongs there.

Fix single stepping csrrw instructions (#178)

This code is still a bit voodoo to me, but now we pass all the tests
again. (Stepping was broken by
4299874ad4b07ef457776513a64e5b2397a6a75e.)

Merge pull request #177 from riscv/debug_auth

Add debug module authentication.

Narrow the interface used by the processors and memory to the top-level simulator/htif.
This allows the implementation of an alternative top-level simulator class.

Fix install of a missed header from debug_rom.

The installed header files from the riscv subproject were incomplete, since
processor.h includes debug_rom_defines.h, and the latter was not installed.
Fix by moving it into riscv/, add it to the riscv subproject header list, which
ensures it will get installed.  While here, also add a missed dependency of debug_rom
on riscv/encoding.h to debug_rom/Makefile.

Fix a missed header file in the softfloat include install.

Implement clearing-misa.C-while-PC-is-misaligned proposal

See https://github.com/riscv/riscv-isa-manual/pull/139

Not adopted yet, but I'm putting the implementation here for reference.

Enforce 2-byte alignment of mepc/sepc/dpc

Merge pull request #173 from riscv/no_progbuf3

Add support for abstract debug access to CSRs and FPRs

Add debug module authentication.

Off by default, enabled with --debug-auth.
The protocol is very simple (definitely not secure) to allow debuggers
to test their authentication feature. To authenticate a debugger must:
1. Read authdata
2. Write to authdata the value that it just read, plus 1

Don't allow 32-bit instructions to take up multiple slots in I$

I$ indices now maintain a 1:N relationship with PCs.  This is somewhat
faster and also simpler.

Merge pull request #171 from riscv/sysbusbits

Add support for debug bus mastering

Passes smoke tests with --progsize=0

WIP. Doesn't work.

Implement cycleh/instreth CSRs for RV32 (#172)

Add --debug-sba option

This lets the user control whether the system bus access implements bus
mastering.

Update debug_defines

Support debug system bus access.

Use new debug_defines.h.

mem_t: Throw an error if zero-sized memory is requested (#168)

* mem_t: Throw an error if zero-sized memory is requested

If for some reason the user requests a memory size of 0 megabytes, print
a useful error message.

* Check for overflow in memory size

If the user passes in a large enough memory size (-m) that the size in
bytes doesn't fit into size_t, catch this error in the make_mems function.

Add some missing RVC instructions to disassembler

Merge pull request #165 from riscv/small_progbuf

Add support for program buffer of size 2

Update debug_defines to latest version.

Set impebreak.

Update to latest debug_defines.h.

Make progbuf a run-time option.

Also add an implicit ebreak after the program buffer. This is not part
of the spec, but hopefully it will be.

Rename badaddr to tval

Rename sptbr to satp

Set tval to 0 on traps with no specified tval

Simply not writing the register was not a conformant implementation.

Implement priv-1.11 interrupt-priority scheme (#161)

Closes #159.

https://github.com/riscv/riscv-isa-manual/commit/a62e76cb16eb508199f74632eb8bf263739f25a3

Fix commitlog. (#162)

A regression caused any instruction with rd=x0 to not be emitted.

Merge pull request #156 from p12nGH/noncontiguous_harts

Support for non-contiguous hartids

hartids knob description added

Support for non-contiguous hartids

Remove redundant U/S mode advertisement

H-mode no longer exists

It's supplanted by the hypervisor extension, which doesn't use the privilege
encoding of 2; it still looks like supervisor (i.e. 1).

MPP is now WARL

Implement Q extension for disassembler (#153)

Fix disassembly of c.li 0

Resolves #152

Merge pull request #151 from riscv/htif_dts

Put HTIF in the device tree

Put HTIF in the device tree

I wanted to actually put the address of the HTIF into the DTS, but that
seems to be a bit too much work: since the HTIF addresses are just
defined in an ELF file it's a bit awkward to make that work.

Instead, I'm just putting a dummy HTIF key in the DTS.

Mask medeleg correctly

Don't permit delegation of interrupts that M-mode should handle

Fix commit-log for Q extension, and for RV32 (#143)

* Fix commit-log for Q extension, and for RV32

The number of nibbles printed out now depends upon XLEN or FLEN,
as appropriate.

* Factor out FLEN calculation

Fix bus_t bug with devices at 0x0

Fix a bug that prevented bus_t from storing to, loading from,
or finding a device that existed at address 0x0.

Resolves: #135

Fix implementation of FMIN/FMAX NaN case

If rd=rs1 or rd=rs2, the NaN check examined the wrong value.

Include math.h for NAN (#137)

commit 85c40db208db3e26f507dc6a74a5dc540b504b5c introduced a NAN dependency but did not include the math.h header

Merge pull request #129 from riscv/q-extension

Implement Q extension

Implement Q extension

Merge pull request #128 from riscv/reset

Fix debug reset.

Update SoftFloat

Actually let hartreset be set.

Fix debug reset.

ndmreset now resets all harts (instead of just the current hart), and
hartreset resets the selected hart (instead of being ignored).