whitespace cleanup

nmigen explicit imports

Remove generated test file.

Fix path for env

comment on why clocks are in FSM

modgrammar dependency

Typo (is -> ==)

svfcocotb: Fix results access for SDR and SIR.

svfgrammar: Forgotten SVF statements.

Support lower case hex letters.

Connect tdi to tdo for boundary scan without IOs.

Handle case with zero IO cells for boundary scan.

Comment sections in TAP.elaborate()

nmigen-soc dependency

Fix cocotb path for c4m_jtag_svfgrammar.

BinaryValue API change.

Update the unit tests.

* Add test for custom shiftreg
* Add Wishbone JTAG port test.

cocotb improvements

* Made ir_width configurable.
* Allow to use BinaryValue for load_ir.

Made nmigen code independent of VHDL code.

All blocks have been converted to nmigen.

Support for different IO types in VHDL code.

IO cells can now be input, output, tri-state output, tri-state
inout. Update tests and added separate test for c4m_jtag_ioblock.

Force passing by name for TAP.add_shiftreg().

Also clean python cache.

Added test bench for nmigen TAP with cocotb.

Based on vhdl controller test bench.

Fix order of iocells in ioblock.

Specify names for TAP signals.

Basic nmigen generator bench for TAP top cell.

Simple generation with nmigen and yosys as only dependency.

Fix paths after move.

[broken]Moved test benches to test/vhdl

test/vhdl will be for test benches of the vhdl code; test/nmigen for the
nmigen code.
This just moves the files. They will be fixed in next commit.

Move idcode.vhdl to test/ghdl/idcode

Remove unused bench

Made STATE and NEXT_STATE internal to c4m_jtag_tap_fsm.

This also makes the STATE_TYPE type internal to c4m_jtag_tap_fsm.

Pass VERSION generic from controller to idblock.

Moved function definitions before component definitions in pkg.

Added TODO for IOMODEs.

Add top controller instance from nmigen code.

Currently ghdlsynth needs instantiated cell with given generic values.

Simplify signal generation for TAP wishbone interfaces.

Use Elif for third m.next assignment.

This way m.next assignments are done in one If/Elif statements for
the "IDLE" state and not in two different If statements.

Use Wishbone code from nmigen-soc.

Support JTAG bus with a reset signal.

Rework ShiftReg and Wishbone elaboration.

- ShiftReg is now a Record subclass just providing the interface for
  user code.
- JTAGWishbone class is removed.
- elaboration for ShiftReg and Wishbone is now done in
 _elaborate_shiftregs() and _elaborate_whishbones() TAP methods.

Use the JTAG Interface class as bus.

Get Wishbone from c4m lib.

Rename JTAG to TAP.

Renamed jtag.py -> tap.py.

Added JTAG bus interface.

Move pmod resource to own file and convert it in one function.

python setuptools files

Fix code after move

* tests fixed
* path to vhdl source

[broken]Move code

Moved files without any changes to easily track later changes.

Setup new structure for code

New structure will be compatible with easy pip/conda installing.

Made _add_files static method of JTAG.

Update test code for interface change of c4m_jtag_tap_controller.

Handle stall signal.

Added nmigen wrapper and support code for JTAG interface.

nmigen code has support for adding shift registers and a Wishbone bus
master that is drive by JTAG commands.

Only add assert statement if DEBUG generic is true.

Default value is false.

cocotb/c4m_jtag: support trst_n to be None.

c4m_jtag_tap_controller: Remove TAPSTATE_TYPE signals and TDO_EN from interface

clean up unused python import statements

IDCODE:
- provide default manufacturer ID that is invalid according to spec
- provide default for all MANUFACTURER, PART_NUMBER and VERSION

Don't use tri-state logic for TDO; introduce TDO_EN signal to indicate when TDO is valid.

Add assert for conflicting TDO assignment.

Simulation setup improvements:

 * Use cocotb-path to get cocotb install dir
 * Use relative paths to find source code for simulation
 * Remove rm dual_serial test
 * Ignore build directory

Added SVF_Executor class that allows to execute a SVF file through a JTAG_Master object

Currently only limited implementation only enough to run demos in simulation
on the Retro_uC.

Added SVF grammar parser

Using modgrammar (can be installed with pip)
TODO: PIO, PIOMAP

JTAG_master class: fix bug that wrongly changed state to Scan when TMS is 0

JTAG_master class: document need for manual setting of state after using change_state method

Fix ghdl sim script.

Import the JTAG interface code as used for the Chips4Maker pilot Retro-uC

This code has currently been tested in FPGA through a buspirate so should
already be functional.