Fix commit-log for Q extension, and for RV32 (#143)

* Fix commit-log for Q extension, and for RV32

The number of nibbles printed out now depends upon XLEN or FLEN,
as appropriate.

* Factor out FLEN calculation

Fix bus_t bug with devices at 0x0

Fix a bug that prevented bus_t from storing to, loading from,
or finding a device that existed at address 0x0.

Resolves: #135

Fix implementation of FMIN/FMAX NaN case

If rd=rs1 or rd=rs2, the NaN check examined the wrong value.

Include math.h for NAN (#137)

commit 85c40db208db3e26f507dc6a74a5dc540b504b5c introduced a NAN dependency but did not include the math.h header

Merge pull request #129 from riscv/q-extension

Implement Q extension

Implement Q extension

Merge pull request #128 from riscv/reset

Fix debug reset.

Update SoftFloat

Actually let hartreset be set.

Fix debug reset.

ndmreset now resets all harts (instead of just the current hart), and
hartreset resets the selected hart (instead of being ignored).

Fix corner case in repeated execution (#127)

Specifically, don't print out the execution count if the same
instruction is executed by different harts.

Fix comment typo. (#126)

Merge pull request #123 from riscv/debug_interrupts

Don't take interrupts while in Debug Mode.

Don't take interrupts while in Debug Mode.

Merge pull request #121 from riscv/debug_store

Add a nice debug printf for debug_module_t::store

Add a nice debug printf for debug_module_t::store

Merge pull request #119 from riscv/quiet

Turn off debug module debug printfs.

Turn off debug module debug printfs.

Nobody wants to see all that, and if they do they should recompile.

Correct c.li and c.lui disassembly (#118)

I currently get this disassembly

    00004881 jr      a7

but if I understand that's incorrect and I want

    00004881 li      a7, 0

If I'm reading the ISA manual correctly, the disassembler was just wrong
here.

Merge pull request #117 from riscv/multicore_debug

Fix multicore debug.

Fix multicore debug.

In an older implementation I was thinking of having different entry
points for different harts, but that's no longer true.

Also get rid of a bunch of trailing whitespace.

Remove reference to H-mode in ECALL

Merge pull request #113 from riscv/debug_readme

Update README to use --rbb-port

Support 64-bit start PCs in reset vector.

Update README to use --rbb-port

Merge pull request #112 from riscv/autoexecwrite

Return success on writes to abstractauto

Return success on writes to abstractauto

This bug was exposed by newer OpenOCD which actually checks the result.

Merge pull request #110 from riscv/debug_rom_build

`make clean && make` works again in debug_rom

Merge pull request #111 from riscv/dtm_reset_error

Reset to "success" instead of "error."

Reset to "success" instead of "error."

OpenOCD actually checks this initial value now, and there's no reason
for it to indicate error.

`make clean && make` works again in debug_rom

Forbid S-mode execution from user memory

https://github.com/riscv/riscv-isa-manual/commit/285c81746fe664060b62ae0584865dbfa9f42e1a

Merge pull request #108 from riscv/dtc-error

Configure should fail if device-tree-compiler is not installed

Configure should fail if device-tree-compiler is not installed

Fixes #107

minNum -> minimumNumber

Merge pull request #104 from riscv/disable-werror

Disable -Werror when building

Disable -Werror when building

This has a tendency to blow up on other platforms.

Merge remote-tracking branch 'origin/priv-1.10'

Merge remote-tracking branch 'origin/debug-0.13' into priv-1.10

Better error message when doing DMI operations and we're busy

debug: whitespace errors

Merge branch 'debug-0.13' into HEAD

Make C.LI/C.LUI trapping behavior match spec

UXL=SXL=MXL

https://github.com/riscv/riscv-isa-manual/commit/326bec83de23f4d2daf24cfed6b5251748cad632

Trap superpage PTEs when PPN LSBs are set

Add missing include for devices.h

 - https://github.com/riscv/riscv-tools/issues/69

Fix segfault when accessing bad memory addresses

Set default entry point from ELF

Add option to set start pc

Support more flexible main memory allocation

Store both host & target address in soft TLB

Merge pull request #96 from riscv/ndmreset

Updates to match the latest debug spec

Remove a debugging printf

Don't spin on the remote bitbang reads

Handle abstractcs.busy

Have ndmreset reset the processor

FMV.X.S/FMV.S.X -> FMV.X.W/FMV.W.X

Remove hret instruction

Merge pull request #94 from riscv/commitlog

Fix builds with "--enable-commitlog"

Fix builds with "--enable-commitlog"

debug: move remote_bitbang into riscv

debug: Remove duplicate remote_bitbang file

debug: Able to successfully examine a single hart.

debug: Use Debug-Module specific constants instead of global defines.

debug: Add fence and fence.i to ensure Debug RAM is ready.

debug: Checkpoint which somewhat works with OpenOCD v13, but still has some bugs.

debug: move the debug_rom defines to a seperate file

debug: Use more unique debug ROM names

debug: Use a more practical debug ROM

debug: Move things around, but addresses now conflict with ROM.

debug: consider COMMAND.transfer bit, and implment HARTINFO

debug: Compiles again with new debug_defines.h file, but not tested.

debug: bump the debug_defines to match spec

Merge remote-tracking branch 'origin/priv-1.10' into HEAD

Implement new FP encoding

https://groups.google.com/a/groups.riscv.org/d/msg/isa-dev/_r7hBlzsEd8/cWPyJKMzCQAJ

Implement vectored interrupt proposal

https://github.com/riscv/riscv-isa-manual/commit/4dcaa944ba40e074d25516a157fc37f7491b71cc

Add --enable-misaligned option for misaligned ld/st support

Resolves #93

update encoding.h to get PMP updates

Update LICENSE copyright date

fdt: move interrupt controller into its own node

Set badaddr=0 on illegal instruction traps

On EBREAK, set badaddr to pc

Separate page faults from physical memory access exceptions

Default to 2 GiB of memory

Require little-endian host

riscv: replace rtc device with a real clint implementation

sim: declare cores as interrupt-controllers for clint

bootrom: set a0 to hartid and a1 to dtb before boot

configstring: rename variables to dts

riscv: remove dependency on num_cores

bootrom: include compiled dtb

sim: create DTS instead of config string

sim: define emulated CPU clock rate to be 1GHz

autoconf: put location of 'dtc' into config.h

spec bump

PUM -> SUM; expose MXR to S-mode

Simplify interrupt-stack discipline

https://github.com/riscv/riscv-isa-manual/commit/f2ed45b1791bb602657adc2ea9ab5fc409c62542

Implement mstatus.TW, mstatus.TVM, and mstatus.TSR

Don't overload illegal instruction trap in interactive code

Sv57 and Sv64 are not spec'd yet