add missing X-FORM lines for fptrans

add comment that fptrans test cases output values are probably not all correct

[skip ci]

add new fptrans unit tests

add fptrans support to isa caller

add fp support to TestRunnerBase

add first pack/unpack to ISACaller

add setter/getter properties to SVP64State, minor code-morph in ISACaller

remove pack/unpack from SVP64RMModeDecode, it is now in SVSTATE

add batch of instructions from
https://bugs.libre-soc.org/show_bug.cgi?id=917#c25

add hack overloaded meaning of destwid to be pack/unpack.
only supposed to be used on sv.setvl

power_insn: refactor RM mapping

sv_binutils: support multiple opcodes; minor fixes

power_insn: call sv_spec_leave unconditionally

power_enums: consider CRIn2Sel

power_insn: fix RCOE check

power_insn: introduce pseudo cr_in2

power_enums: strict selectors conversion

power_insn: fix typo

power_insn: support BRANCH and CR mode stubs

power_insn: refactor register operands

add pseudocode for all fptrans ops

add fptrans helpers, switching existing uses to new helpers

add hphint and pack/unpack into SVSTATE SPR layout

add fptrans ops to src/openpower/sv/trans/svp64.py

add rest of new fptrans ops to CSVs

remove pack/unpack - now part of sv.setvl

add rudimentary sv.setvl unit test to just check that the syntax
is correct.  going beyond RT=0..31 currently fails

add sv.setvl to instructions as a major hack
so that pack/unpack can be implemented
https://bugs.libre-soc.org/show_bug.cgi?id=871

split out setvl from sv.setvl test in test_pysvp64dis.py
setvl. still failing (no idea why)

add extra tests "add." "addo" etc. to test_pysvp64dis.py

demo that "setvl." is not reconstructed with Rc=1 mode

some weird moving of opcodes around, probably because their
XO changed. looks like the actual RM*.csv definitions themselves
remained the same. TODO: sort opcodes (alphabetically will do it)

skip addpcis for now, needs properly qualifying

fix svanalysis failing due to missing comma in addpcis csv entry

add new CRIn2Sel for later, for getting rid of CRInSel.BA_BB

BFT does not exist

add sv.isel 12,2,3,*99 test to test_pysvp64dis.py

add some CR3 pysvp64dis.py tests, sv.crand

power_insn: check exact matches directly in set

power_insn: group opcodes and names

add sv.isel asm-disasm tests to test_pysvp64dis.py

add missing addpcis to power_enums.py and minor_19.csv

convert minor_19 to bitpattern (for adding addpcis)

whoops lsbshf=2 for CR5

whoops missed lsb-shift parameter

add comments into CR5Operand class

add CR5Operand and CR3Operand to power_insns.py

huhn? addpcis converts to .long? huhn?

fix issue with pysvp64dis.py load() reading from stdin
take a copy of the input and allow "seek()" on the copy (BytesIO)

power_insn: perform minor opcodes cleanup

power_insn: hopefully final take on the opcodes

power_insn: yet another take on the opcodes

whitespace cleanup

add quine-mckluskey algorithm

power_insn: refactor register verbose assembly

power_insn: support pcode

power_insn: tune TargetAddrOperand disassembly

power_insn: support CR remap

power_insn: support non-zero operands

power_insn: simplify operand naming conventions

power_insn: drop redundant dataclass incantations

power_insn: do not print blob suffix unless needed

power_insn: do not panic upon database query

power_insn: refactor opcode matching

power_insn: support D operand in DX form

power_insn: refactor span detection

power_insn: simplify code

power_insn: remove redundant code

power_insn: decouple extra merge routine

power_insn: rename extra to spec

power_insn: deprecate redundant else section

power_insn: rename Extra classes

fields.text: this fish ain't moving

reallocate fcbrt(s) to match new fptrans allocations

move ffadds to not conflict with fptrans -- makes space for min/max/fmod/remainder ops

add fishmv fmvis addpcis instructions to test_pysvp64dis.py
these are not hugely verbose

add subtests

hooray got test_pysvp64dis.py working with new Verbosity level

power_insn: support verbosity levels

power_insn: indent refactoring

add seek/tell on load in pysvp64dis so that generator can be reused

add "short" argument (TODO pick better name) to pysvp64dis

add pysvp64dis tester

extend short down into rest of disassembly

add "short" form of instruction - not output hex-encoding

"D" of fishmv RT,D has to be done as a custom field

Revert "fields.text: this fish ain't moving"

This reverts commit c86e1ad76c423dd4cf6a8b79a2c2720a1ef963a5.

fields.text: this fish ain't moving

minor_22: make svshape2 really shaped

minor_31: fix setb form

minor_30: fix rldicl form

add default arg byteorder=LITTLE to pysvp64dis

added missing RA RB RT to TLI-Form fields.txt

major: fix andi./andis. form

minor_30: fix rldcl/rldcr forms

whitespace

pysvp64asm: fix missing arguments

rename svshape and svoffset fields
* yx to SVyx
* offs to SVo
also correct the pseudocode!

svshape2: rename fields

power_insn: dump operand type (scalar/vector)

add fcpsgn parallel reduction test
https://bugs.libre-soc.org/show_bug.cgi?id=864