rename l2FrontendBus as fsb

JTAG: make TRSTn optional for all helpers as well to match the IO.

Merge remote-tracking branch 'origin/master' into debug-0.13

update TLRegisterNode to take Seq of AddressSet

TLSPI: address parameter must now be a sequence.

Adjust JTAG for rocket-chip changes

Merge remote-tracking branch 'origin/master' into debug-0.13

xilinx pcie: add the high PCIe address bits (physical path)

The format is taken from here:
http://lxr.free-electrons.com/source/Documentation/devicetree/bindings/pci/xilinx-pcie.txt

Merge pull request #4 from sifive/periphery-keys

DTS

devices: include DTS meta-data

devices: create periphery keys for all devices

Standardize how they are connected to the periphery bus

jtag: The jtag interfaces have moved to a different package.

Merge pull request #2 from sifive/homogenous_bag_peripherals

Use HeterogenousBag to handle lists of peripherals

Use HomogenousBag to handle lists of peripherals

Previously we had to do weird things to make non-homogenous
lists of items (e.g. PWM Peripherals where ncmp were different from one to
the other) into a vector. But now Chisel supports a Record type,
and we use the HomogenousBag utility to do this more naturally.
This also deletes all the cruft which was introduced to get
around the limitation which doesn't exist anymore.

Merge pull request #1 from sifive/i2c

I2c implementation

Merge remote-tracking branch 'origin/master' into i2c

Flipped polarity of output enables to match Guava pins logic

Made regs 32-bit word aligned to match the rest of the system

Added note: WISHBONE interface replaced by Tilelink2

Added license

Renamed i2cDevices to i2c

xilinx mig: track changes in rocket-chip

Addressing comments: bool style, comments, removed suggestName

Bug fixes: passing OC WB test

sifive-blocks: trust diplomacy to get names right

Completed Chisel RTL (not tested yet)

spi: work around ucb-bar/chisel3#472

xilinx ip: adjust to new diplomacy API

Initial (compilable) version of I2C (no actual logic yet)

xilinx pcie: put buffers before the outputs to the controller

mig: track change to Blind port API in rocket

LazyModule: provide Parameters

This tracks PR #478 in rocketchip.

xilinx pcie: bytes, not bits

This bug amazingly compiled correctly and ran correctly!

It was saved by the AXIFragmenter which turned the "narrow burst" into
individual beats that then got converted to 64b in TileLink land via
inspection of the mask bits.

The consequence is that AXI bus mastering proceeded at one word per
DDR round-trip. Now it is one cache line per DDR round-trip. When we
get L2 back in the design, it should really fly!

RegMapFIFO: amoor.w can do thread-safe TX

Add /target to .gitignore.

Initial commit.