r200: move to new mipmap interface

radeon: only do the fb read if we are mapping a VRAM object

this makes writing the DMA buffers got a lot better

radeon_cs: move to inline cs_write_dword

this gets back some of the CPU this was wasting

radeon: add a reference to the static buffers so they don't get deleted

r300: fixup mipmap + texsubimage issues

This fixes a few regression in piglit, and adds some debug to the mipmap code

radeon_bo: align size of bo to page size.

This is really required for the VRAM allocator upload function.

radeon: this code forgot to add dPriv x/y back to spans

r300: rename validate textures to validate buffers

r200/r300: swtcl fixups to use old dma buffers on top of BOs

r200/r300: add aperture space checks

r200: fix swtcl - slow but works

WIP comit

r200: bring back single dma flush

radeon: remove even more common code

radeon/r200/r300: bring back old style DMA buffer on top of BOs.

this gets back a lot of the lots speed in gears on r500 at least

I also fixed the legacy bufmgr to deal when the dma space fills up

r200: start work on userspace clear for r200

r200: unref swtcl buffer correctly

r300: fix some whitespace

r200: re-write state handlers for new CS mechanism

r200: avoid setting variable on kernel mm setup

radeon: add repeated register packet one

r200: fix up swtcl/tcl flushes

radeon: plug memory leak running gears

radeon: remove some debugging

radeon: better free of array

radeon: free all relocs in array

radeon: check relocs before deref

radeon: fix relocs even more

radeon: fix reloc free harder

radeon: free indices caught with valgrind

radeon: cleanup bo unref codepath in pending code

assert for bad case hopefully

radeon: fix counting for cfree handles in an inline

radeon: add r100/r200 workarounds for legacy aging

r200: disable some debug

r200: emit elts into a separate ELT bo

r200r300: start merging span code

r200: remove indexed verts

radeon: fix 1D textures

r200: fix cubemaps

r200/r300: port r200 texture handling to common code

we now get texrect + trivial textures working

r300/radeon: move face_for_target

r300: start migrating common functions into common code

r300: move to common texture_image object

radeon/r200/r300: start to move to common miptree/texobj

r200: make tri render on my r200.

r200: tri runs without crashing - doesn't draw anything

r200: clear is working at least - not much else

r300: move some more function to generic

radeon/r200/r300: start to make cmd buf useful

r100/r200: move to new atom style emission

radeon: get ctx right in copybuffer

r200: add missing symbols

radeon/r200/r300: make legacy emit non-r300 specific

radeon: move debug symbol add DRI2

r300: start moving new r300 cmdbuf into common code

radeon/r200/r300: consolidate swap buffers

radeon: remove old lock code

radeon/r200/r300: consolidate the buffer copy/flip code into one place

radeon/r200/r300: attempt to move lock to common code

radeon/r200/r300: initial attempt to convert to common context code

radeon/r200: move more stuff closer together in context

radeon/r200: move state atom to common header

radeon/r200: start splitting out commonalities into separate headers

radeon: use bo_wait to wait for all buffers to be rendered to

Not 100% sure this is correct, but its what Intel does and its better than
CP_IDLE.

Bump dri2proto requirement to 1.99.3, drop CopyRegion bitmask from protocol.
(cherry picked from commit 154a9e5317f890618932cea0129ef887e16baf84)

radeon/r300: add code to setup r300 vs r500 using pci device from kernel

r300: disable settexoffset extension on r300

radeon: fix library name for consistency

radeon: remove start/end offset + cleanup some whitespace

radeon: fixup r500 FP emission for new CS

radeno: hopefully make r200/radeon build

radeon: make DRI1 one work with new CS mechanism

radeon: cs add print cs callback

radeon: fix pointer dangling

radeon: update to libdrm-radeon API changes

radeon: dri2 don't forget to free buffer

r300: release bo from pixmap

r300: convert to new relocations format (see libdrm-radeon)

r300: SetTex extension support

r300: cs + DRI2 support

If DRI2 is enabled then switch cmd assembly to directly build
hw packet.

r300: bo and cs abstraction.

This abstract memory management and command stream building so we
can use different backend either legacy one which use old pathway
or a new one like with a new memory manager. This works was done by :

Nicolai Haehnle
Dave Airlie
Jerome Glisse

mesa: no longer need Writemask field in GLSL IR nodes

The Swizzle and Size fields carry all the info we need now.

mesa: revamp GLSL instruction emit code

This is a step toward better array handling code.  In particular, when more
than one operand of an instruction uses indirect addressing, we'll need some
temporary instructions and registers.  By converting IR storage to instruction
operands all in one place (emit_instruction()) we can be smarter about this.

Also, somewhat better handling of dst register swizzle/writemask handling.
This results in tighter writemasks on some instructions which is good for
SOA execution.

And, cleaner instruction commenting with inst_comment().

Next: remove some more dead code and additional clean-ups...

mesa: make writemask_string() non-static

mesa: remove some do-nothing GLSL code

mesa: fix accidental regression in GLSL built-in texture matrix lookup

Was broken by commit 9aca9a4b72b2a7b378e50bd88f9c3324d07375ec.

mesa: use the tighter definition of GLSL ftransform() from the gallium branches

mesa: remove unused/obsolete __NormalMatrixTranspose matrix

mesa: fix bug in GLSL built-in matrix state lookup

mesa: tweak program register printing for RelAddr case

mesa: fix generation of fixed function state when no vp exists

i965: Upload state on primitive switch, don't just prepare it.

This was a regression in 59b2c2adbbece27ccf54e58b598ea29cb3a5aa85 that broke
blender, among other apps.

i965: Fix VB refcount leak on aperture overflow.

Add glsync demo program from jbarnes for testing vblank synchronization.

i965: Fix up VS max_threads for G4X and removing a magic number.

As far as I can read in the docs, VS threads can be 1:1 with the pairs of
VUE handles allocated for them.  Also, G4X can run twice as many threads as
before (though we won't unless the we bump the preferred URB entries for VS).

i965: Fix up SF max_threads.

We were dividing the number of URB entries by two to get number of threads,
which looks suspiciously like a copy'n'paste-o from brw_vs_state.c.  Also, the
maximum number of threads is 24, not 12.

i965: Fix up clip min_nr_entries, preferred_nr_entries, and max_threads.

The clip thread could potentially deadlock when processing tristrips since
being moved back to dual-thread mode, as the two threads could each have 4 VUEs
referenced and not be able to allocate another one since SF processing
wasn't able to continue (needing 5 entries before it freed 2).
In constrained URB mode, similar deadlock could even have occurred with
polygons (so we cut back max_threads if we can't handle it any primitive type).

i965: Update WM maximum threads for G4X.

i965: Add a big comment explaining my understanding of URB management.

It shouldn't offer anything new over what's in the docs (except for G4X notes),
but here it's all in one place.

glFlush before CopySubBuffer, fix coordinates and extension name typo.