remove out_do_z test

rework roundz to use Mux

use Mux in fp corrections

cleanup on msb1 and align: use Mux, remove out_do_z

morph mul1 to use Mux rather than m.If/Else

do not make mul1 processing conditional on out_do_z

add Stage API setup/process to AddReduceInternal

add in setup/process functions in multiply

remove use of AddReduce, use AddReduceInternal instead

whoops forgot to set partition_step in AddReduceSingle, to be passed to as_mask

pass in partition step parameter

munge AddReduce internals

remove unneeded code

continue ispec/ospec on multiply

start adding ispec/ospec to multiply.py

use bit_select instead of part, again

missing arg in InputData.eq_from

:1136

split out AddReduce module level creation

rename AllTermsData to InputData, use as input to base class Mul8_16_32_64

remove register_levels from AddReduceSingle and Final

remove need to pass register_levels to AddReduceSingle

more variable renaming

more variable renaming

rename some variables in the multiplier code:
expanded_part_pts -> part_pts
inputs -> terms

use new doubling of PartitionedAdder points (in-place expansion)

in-place expansion of partition points

use new sim.add_clock "if_exists" parameter.  needed for combinatorial blocks

use better test of whether block is combinatorial

create AllTermsData class and use it

move part-bytes to AllTerms

use intermediate data from finalout, move AllTerms class

move product terms to new "AllTerms" module

move part modules into FinalOut

move intermediates to separate module, use i/o data struct

silly rename get_test_cases to get_tst_cases, stops detection as a unit test

skip add clock on combinatorial tests

reduce multiply sim delay by 1/10th, seems to "fix" test problem

move and reorg create_next_terms in AddReduceSingle, call in elaborate

rename inputs to not include []

move groups test to top of loop

generate ilang for each part mul test

rename to next_groups

more resetless

rename self._intermediate_output

move intermediate expanded a/b/o to locals

resetless on intermediaries

move part_mask

always add FinalAdd module

use FinalReduceData

pass data around using classes in AddReduce

remove referring to _resized_inputs

use part_ops not out_part_ops

add in AddReduceData into AddReduceSingle class

add in AddReduceData into FinalAdd class

change AddReduceSingle/Final to take size of arrays rather than arrays

move input assignments (chain) out of AddReduceSingle

move final adder to separate module

syntax error

add AddReduceData class

cleanup

remove delayed_parts

use reg_partition_points to create new Parts at final output

add expanded parts to Part, use new Parts module

add mul factor to PartitionPoints.like

add new Parts class

move expanded_part_pts further up

move part_byte to PartitionPoints

rename delayed_part_ops to part_ops

remove delayed part ops, now inside AddReduceSingle

add missing arg part_ops to unit test

do not need delayed_part_ops

pass in part_ops to AddReduce, so that it is syncd alongside the other data

whitespace

removing recursion from AddReduce

update explanatory comments

MaskedFullAdder performs ANDing in a group by pre-shifting the carry bits

split "actionable" part of AddReduce out from "recursive" part

update comments

add to docstrings in PartitionedAdder

add to docstrings in PartitionedAdder

create a new "MaskedFullAdder" class, which performs the partition-carry mask

the FullAdder is always masked, so a derivative class is created.
cleans up the graphviz output a lot

add docstrings / comments to PartitionedAdder

spelling mistake $i instead of %i

rename temporary value

temporary ~pbs

name LSBNotTerm submodules after bitwidth

use new split-out LSBNotTerm module

split out LSB and neg term to separate module

docstrings, fix syntax

explain Part module

add module docstrings to (new) multiply classes

rename fo submodule to "finalout"

nope - yosys graph not efficient enough

use switch instead of mux, more obvious what is happening

add comment about simulation bugs

Revert "make variables local"

This reverts commit e8e8c93b4f3b07fce27558460021fa62b076d9ad.

horrible nmigen simulation bug

add TODO code, needs sorting

merge Term into ProductTerm

make variables local