Add VectorAssembler to accept match results from CamEntries to improve yosys graph readability. The loopdedoos are no more!

Add VectorAssembler to make the graph from yosys beautiful.

Ignore generate .v files for now at least

Modify Cam to use AddressEncoder instead of two encoders

Correct incorrect output bit size

Add AddressEncoder to consolidate encoder modules and hide ugliness

Update assert functions to remove duplicated code via assert_op in test_helper.py

Add submodule names explicitly for easier yosys graph reading.

Remove whitespace

Add todo for encoder. To create a new encoder module or not to create.

Add multiple match check to unit test

Add logic for multiple match line.

Remove WalkingPriorityEncoder. This module is OBE and can be recalled via git later.

whoops move comment

moved code (hardware) which doesnt depend on the index out of the loop

use binary-invert rather than == 0 comparison

use binary test rather than comparison against 1,
and invert the if-else, removing the comparator against zero

remove whitespace

remove whitespace (again)

Update unit test to pass. Needs more testing for multiple match.

Adjust main function port declarations

Update CAM to follow Xilinx interface.

Correct main of CamEntry

Add comma. woops

Update CAM to represent and actual CAM. No more key!

Updating CAM entry to actually be a CAM. No key used only data!

add Makefile to generate Cam.v verilog

comments and whitespace cleanup

comments and whitespace cleanup

comments and whitespace cleanup

comments and whitespace cleanup

comments and whitespace cleanup

comments and whitespace cleanup

comments and whitespace cleanup

Add unique Priority Encoder to allow for multiple matches in the CAM. Name is up for debate. Include test for basic verification.

A few more comments for the src

Adding Reset. Cleaning Logic for CAM. Still needs tests

Add reset logic

Updating CAM to (hopefully) full functionality. Needs more testing first though

Updating CAM so that the submodules actually work. Might be useful yes?

Adding more logic to test

Updating to elaborate

Updating to use assert_eq and assert_ne

Moving all source scripts

Moving cam_entry tests

Moving test_cam_entry

Adding unit test for CAM

Ignoring pycache

Removing waveform gitignore

Removing __pycache__

Adding test utility class

Adding test utility class to help with assertions and common testing functions

moving CamEntry to src

moving Cam to src

Actually renaming Cam woops

Renaming Cam

Updating CamEntry to use commands.

whitespace cleanup

add gitignore

split out unit test into separate file

whitespace cleanup

One more comment change

Adding comments

Now the tests pass

Big update. Now with some unit testing weeeoow!

Nopw ignoring those pesky .vcd files. Filth!

Changed CAM to accept write address. Pushed back and LRU logic to a higher block.

Adding a sweet sweet comment

Adding CamEntry which is used in the CAM.

Adding CAM class. Yet incomplete

Reorganizing signal sizes within inputs

Adding initial CacheWalker. Will be used to find matching cache entries.

Adding expected data format to TLB header

Adding header comments for validator

Imports for If, Case, Else not possible

Changed format of TLB entry to Tag - ASID - PTE

explicit import (no "import *")

keep to under 80 chars

use explicit import (no import *)

add __pycache__ to ignore

Inital Version of the TLB. Very far from complete. Needs at some additional modules

Adding the Permission Validator. Needs Tests!

Ignoring Project files from Wing Python editor. We dont want that kind of filth!

first commit