set is a python keyword, renamed to "cset" - short for "cache set"

Add a comment

Add LRU logic for read portion. Still missing write. Soon.

Update comments for consitency

remove twin negatives in comment

use constants with semi-useful names

add comment about L1_size being overridden

minor code-shuffle on TLB, added nmigen-main caller

add ports function to Cam.py for convenience

Add SetAssociativeCache source with read logic

Move read L1 block into the correct location.

Correct failing test.

Correct missing function call in unit test.

Correct comment in TLB

Correcting read/write port assignments

Remove VectorAssembler files

Remove VectorAssembler from CAM. Thanks Luke

spelling correction

Add PteEntry comments

Update TLB to follow PermissionValidator changes

Update PermissionValidator to use PteEntry Parser to increase code read ability and code duplication

Add PteEntry parser to centralize Page Table Entry parsing

Delete unused resource RegisterFile

whitespace cleanup

Add permission validator unit test. Still needs more but basics are here!

Add valid bit check to permission validator

Add missing argument for L1 memory size

whitespace

spelling correction

super is a keyword: replace with "supermode" in TLB and PermValidator

move comments to docstring block

Replace RegisterFile with Memory.

Update comments CAM

Delete CacheWalker

Delete RegisterFile

remove whitespace

remove whitespace

remove whitespace

Remove whitespace

Correct misspelled word

Add logic to TLB to correctly utilize Cam, RegisterFile, and PermissionValidator submodules. Needs lots of work.

Remove whitespace

Update PermissionValidator to actually function. Needs tests

Update comments. Remove Whitespace

Add RegisterFile class for usage in the TLB.

Show that read_warning is not necessary. But the line should be kept for interfacing?

Update CAM comments to reflect new usage

Add multiple match test

Remove wen term and shift If blocks to remove NOT need

whitespace cleanup

use binary input to test, bit clearer

rename input variable to in_val (input is a python keyword)

rename input variable to i (input is a python keyword)

whitespace (put intermediate on separate line)

rename input to i (input is a python keyword)

put inversion of write-enable into its own signal

Change test vcd output file name to match test filenames

Remove whitespace

Correct comment in Cam to reflect changes

Add comments to Cam test

Add one more function comment for vector address test

Add comments for AddressEncoder and associated tests

Correct comments for test_cam_entry

Correct comment for vector assembler test

Add comments for VectorAssembler

Add VectorAssembler to accept match results from CamEntries to improve yosys graph readability. The loopdedoos are no more!

Add VectorAssembler to make the graph from yosys beautiful.

Ignore generate .v files for now at least

Modify Cam to use AddressEncoder instead of two encoders

Correct incorrect output bit size

Add AddressEncoder to consolidate encoder modules and hide ugliness

Update assert functions to remove duplicated code via assert_op in test_helper.py

Add submodule names explicitly for easier yosys graph reading.

Remove whitespace

Add todo for encoder. To create a new encoder module or not to create.

Add multiple match check to unit test

Add logic for multiple match line.

Remove WalkingPriorityEncoder. This module is OBE and can be recalled via git later.

whoops move comment

moved code (hardware) which doesnt depend on the index out of the loop

use binary-invert rather than == 0 comparison

use binary test rather than comparison against 1,
and invert the if-else, removing the comparator against zero

remove whitespace

remove whitespace (again)

Update unit test to pass. Needs more testing for multiple match.

Adjust main function port declarations

Update CAM to follow Xilinx interface.

Correct main of CamEntry

Add comma. woops

Update CAM to represent and actual CAM. No more key!

Updating CAM entry to actually be a CAM. No key used only data!

add Makefile to generate Cam.v verilog

comments and whitespace cleanup

comments and whitespace cleanup

comments and whitespace cleanup

comments and whitespace cleanup

comments and whitespace cleanup

comments and whitespace cleanup

comments and whitespace cleanup

Add unique Priority Encoder to allow for multiple matches in the CAM. Name is up for debate. Include test for basic verification.