Revert "rework of ControlBase, split out into StageHandler"

This reverts commit 05702deb66d0b75772030b9ac558df3222001585.

Revert "move wrapping of stage into StageHandler"

This reverts commit 2b26be5b974d43047bf096a555408a62bab2c4eb.

move wrapping of stage into StageHandler

rework of ControlBase, split out into StageHandler

StageHandler manages the relationship with data.

ControlBase handles p and n (prev and next IO Control)

call property data_r not data

return data (property) in fsm experiment

another eq import moved to nmoperator

use property decorator to process input data from stage

add fast sqrt paper link

get the sqrt m/e, print out the original m/e side-by-side with sqrt m/e

find MSB-pow-2 in different way

minor tidyup

Created two nested for loops for testing

Commented the right function

add convenience routines

add a few comments

add some functions copied from unit_test_single for mantissa/exponent handling

add an __main__ test thing

little trick when it comes to if else and a return statement:
remove the else and reduce the indentation a bit

remove Q function thing

Created the main function

add comments to iocontrol.py
g

fixed sqrt bugs

Adapted the C version of sqrt to python

add docstrings

pass name into multipipe

update docstrings

update docstrings

update docstrings / comments

update docstrings / comments

update comments

call nmoperator.cat/eq/shape instead of as global functions

add assertion on stage chain (must be non-zero length).  add docstrings

update ControlBase docstrings, throw assert if pipechain is zero length

allow StageChain to accept empty list/tuple

split out IO control classes to separate module

move eq, shape and cat to nmoperator.py

LTStageDerived does not have to be derived from Elaboratable

replace i_data with data_i and o_data with data_o

add submodules

call ControlBase.elaborate

replace i_ready with ready_i and o_valid with valid_o

Removed left semicolons

FPADDBasePipe derives from ControlBase, must return ControlBase.elaborate

disable Elaboratable for now

replace i_valid with valid_i

fix name bug in specallocate

replace o_ready with ready_o

whitespace cleanup

add name-detector to ispec / ospec, call with extra name arg if available

(there are too many to change, and it requires "name=None" to be
added to all code, where devs may not *want* the burden of having
to add name prefixes to all code)

Nemoved the example number

Created the sqrt function found on wikipedia page

Very simple function for sqrt

more cases of Elaboratable

add more use of Elaboratables

add more use of Elaboratables

add new Elaboratable

experiment with Object class

create example Object class (annoyingly)

debugging RecordObject __setattr__

remove unused unit test

use RecordObject in output mux pipe

use __iter__ for ports in multipipe

add ports function to RecordObject

add __iter__ to several classes, add global shape() function use in FIFOControl

convert FPOpData to __iter__

hmmm, Array not working as submodule

convert ControlBase to iter

make PrevControl and NextControl iterable

convert FPGet2OpMod to use PrevControl (replace ack/stb with i_valid/o_ready

convert to use PrevControl and NextControl instead of Trigger class

Trigger contained stb/ack where it is ok to call them ready/valid prev/next

add prev/next ports and elaborate

add test_fsm_experiment.py - works great!

comment out print debug statements

improve ControlBase.ports enumeration of its o_data and i_data

investigating Record flattening

generate il file before running simulation, test 7

use elaborate not get_fragment

rename flatten to cat

use iterator for 2-arg Visitor as well as single-arg

replace flatten with iterator

looking for replacements of the hard-coded control blocks

add in_multi and stage_ctl args to FIFOControl

clarify pipe mode comments

rename count to level to match SyncFIFO API

fix bug in setting up count

give convenience names to Queue (FIFOInterface) signals

try using Queue instead of SyncFIFO

tidyup on Queue class

reduce queue size down to 1

transform to meet nmigen FIFOInterface API

add initial ChiselQueue.py

add post-processing optional capability

add c version from original paper

add buffered and fwft modes to FIFOControl

Create fsqrt.py file and put the verilog code in comments to indicate the basic structure of algorithm

update comments

extend truth tables

add truth table for PassThroughHandshake

add 2-stage FIFO (add1) example