weird bug - some rename experiments

FinalOutput module

rename variables

put signs through Signs module

move local variables

remove redundant code

or data together through a module (reduce top-level complexity)

create array of ProductTerms - reduces graphviz MASSIVELY

move intermediate output to new module

delayed_part_ops is a local

add name to Term output

move bit selection into ProductTerms: simplifies graph

split out "Parts" to separate module

move remaining 4 terms, use Term class

derive new class Term and ProductTerm

use Cat (again) on intermediate values

simplify sign/term bits using Cat

move product terms to separate module (Term)

add new Terms class, get part_pts into intermediary

part replaced by bit_select

whoops, a-enabled and b-enabled swapped

stash intermediaries for output into temp signals

assignment in Cat wrong way round

use reset_less

whoops use already-used list

boolean logic inversion, x = ~a & ~b & ~c ==> ~(a | b | c) then use list
of terms, use bool(), and graph size is reduced

concatenate parts using list then Cat() - again, simplifies output

a_enabled and b_enabled into signals

add intermediate values as signals

move variable to pyi file

store mask in intermediary

use Cat instead of for-loops: cleans up the yosys graphviz massively

move typing to multiplier.pyi

add partitioned multiplier/adder

rename fp div classes and submodule

test flipping of latchable pipeline stage between sync and comb modes

update comments

set up data in temporaries correctly

update MaskCancellable docstrings

add dynamic comb/sync mode to MaskCancellable

whitespace

debugging feedback pipe

fix syntax errors in fmac conversion

increase number of fpmul operands to 3

restore old Multi-in/out behaviour

start converting hardfloat-verilog fmac to nmigen

start converting hardfloat-verilog fmac to nmigen

start converting hardfloat-verilog fmac to nmigen

{x}{y} in verilog means x occurrences of y

{x}{y} in verilog means x occurrences of y

start converting hardfloat-verilog fmac to nmigen

start converting hardfloat-verilog fmac to nmigen

route-back experimentation

add experimental feedback pipe test

respect Ready/Valid signalling (stall capability) in MaskCancellable

this will be needed for pipeline bypassing

add mask cancellation to FPDIV and to fpmux unit test

multiply mask width for concurrent pipeline

hack to set predicate mask (if it exists)

whoops inherit from MaskCancellable not SimpleHandshake

added maskwidth and dynamic use of MaskCancellable, no "bugs", still to
confirm if it works

only pass on the uncancelled mask bits

test actual cancellation mask (works)

add 2 extra stages to cancel test

give names to muxer submodules

pass on stop bits as well

concatenate mask bits on fan-in, split on fan-out

add maskable in/out cancellable test

add in cancelmask

explain comments

generate mask il

mask sort-of working as long as "ready" is always true

add mask to NextControl

add mask to PrevControl

add first draft MaskCancellable pipe class

update to nmutil Memory API

update test

whitespace

move priority picker from soc to nmutil

add copy of inout mux pipe

whitespace

whitespace

remove more redundant modules

comment; remove unneeded code

remove i_specfn and o_specfn from FP*MuxInOut, use self.alu.ispec() and ospec()

every class has an alu object, the pipe specs are the same for all use-cases
so....

correct library name

add copyright notice

update comments

add bugreport crossreference

add bugreport link

add to float2int unit tests

adjust float2int range to cope with larger-to-smaller

use PipeModBase in float2int fcvt

use alternative logic for roundz detect exponent increase

remove unneeded modules

comment

convert to use unittest in fcvt

increase number of test runs

whoops broke downconvert rounding

tidyup of fcvt downsize

whitespace