add litex-hub hyperram

get power/gnd naming right

move VSS/VDD pins closer together

move VSS/VDD pins closer together

add new ls180

add crossref link

column name adjustment

column name adjustment

column name adjustment

change row names

add dividing column

add FU-FU DM links

add sv utf-8 discussion

add int_regs_as_masks.dia*

add masked_vector_chaining.mdwn

whitespace

add links to nmigen tutorial page

attempt at counting output registers

fix typo

remove unnecessary spaces in pseudocode

add all missing undefined cases for mul and div instructions

update sv opcodes table

update sv opcodes table

update sv opcodes table

update sv opcodes table

need to determin mnemonic for groupings in sv analysis

use [1/0]*N instead of 0x0000_0000....

selectconcat cannot cope yet

make clear length of constants in divw

change undefined to be a function
this therefore "tags" locations in the spec with a red flag that need
replacing with exact (non-undefined) behaviour

change to undef()

add openpower foundation membership link

add openpower foundation membership link

add data-dependent fail-on-first paper

make sv_analysys python2 compatible

add minor 59 csv FP

identify FR (FP) regs

remove -- comment

remove -- comment

add minor FP 63H csv

add minor 63L FP csv file

rlwnm moved to different category

rlwnm in wrong category (missing CR0)

remove rc and lk columns

add TODO comments

row sorting

rlwimi/nm alter CR0

add but skip SPR elimination

sort keys

remove 1st col

redo as tables

add Form, ordered set

table plugin

table plugin

table plugin

table plugin

table format of keys

auto-generated opcode groups for SV

sv isatable prefix analyser

fix div spec

update csv column order to have opcode at beginning instead of end

new deduped csv, should compare results with lkcl's

remove carry columns

remove carry columns

remove carry columns

remove carry columns