remove unused cells for now

cut out core for now to focus on ioring

cut definition of clocks back to minimum

connect up dummy "NC" pins

Makefile add chip building

add soc ioring

add link to pinmux generation for use in ioring.py

add submodule pinmux

update ls180.il which successfully (except for 18 tracks) completes

redo litex gateware

first attempt putting in litex pins instead of bare core

Use Yosys flattening for top blocks.

Configuration updated for test of HFNS.

new version of test_issuer.il

nuts.  remove div pipe, use FSM

update to latest test_issuer.il

whitespace cleanup

update to binary-addressed int regfile

whoops must use "with" on CfgCache

Added doDesignFlat.py to P&R issuer in a flat way.

Correct taking in accounts of the parameters settings.

test_issuer.il with an alternative read/write port bus structure
brings gate count down quite a lot

fix coriolis2 settings to use new CfgCache

use new "state" regfile

Merge branch 'master' of ssh://libre-riscv.org:922/soclayout

Conflicts:
experiments9/doDesign.py

Use of CfgCache. Little beautificaton of doDesign.py

find semi-suitable width for spr0, add missing int dmi signals

workaround for spr bug
https://gitlab.lip6.fr/vlsi-eda/coriolis/-/issues/23
reduce height of SPR block

rename clk/rst to coresync_clk/rst, resize height of DIV to 2000

comment out pdecode2 block for now

add coriolis_setup, fix subckt numbering

add __main__ runner

indentation and add div0 to blockIssuer

substitute/indent to reduce to 80 char limit
add first div (TODO)

add div and mul to test_issuer

Fisrt attempt at floorplaning test_issuer.

remove move unneeded signals from test_issuer.il

stack of signals that should not have been connected externally
gone now

updated test_issuer.il to include new names

new test_issuer.il, reducing fast regfile ports

add SPR pipeline (but not DIV for now)

ignore .ap and .vst files

name ALUs so as to not have to change cells.lst

Revert "add div pipeline"

This reverts commit 971e077f2e7241f7bec3e0e543bad105a64ba683.

add div pipeline

update cells list (manual... hmm....)

update to new test_issuer.il, includes trap pipeline, no Test Memory

netlist in cells.lst not nets2.txt

add mksym.sh

Added experments9, a first taste at the full scale design.

add mksyms.sh

Revert "add mksyms.sh"

This reverts commit 80c0e91291619598e8bb6e97bb96abbe086bd32a.

add mksyms.sh

Test of the FU-FU matrix 30x30 with Coriolis matrixplacer.

add 16x16 version of FU-FU matrix

add test_fu_fu_matrix.il

add test_fu_fu_matrix.il

add 2nd test matrix

add dependency matrix example

automatically located the joining cells between add and sub

move get_net_connections to Module in utils.py

recursive test of get_net_connections

find connections through plugs

test out plug/net

whoops

move match_instance to Module

attempt 32-bit width to see if doAlu16Flat.py can cope (it cant)

print debug statement to see what is going on

whitespace tidyup

logic/if tidyup

spelling

squeeze size a bit more

corrections getting output routed

crushed doAlu16Flat down to 465x800

experimenting crushing alu16 experiment7 down while still being routable

Forgot to witre about block rotation.

Optimized (datapath) placement and direct place.

experimenting with positions

invert pin-direction to make it sort-of "mirror"

sort-of got layout positions ok

weird routing in top right corner, tracks go nowhere

segfault in katana routing

Attempt to auto-place ALU16.

Distinguish unset submodule placement.

Improve (hopefully) `Module` submodule facility.

Implement automatic AB.

set parameters using python style (and auto-detection)

reduce height of ALU16 slightly (to see if it is possible)

Rename the main method.

Recover from awkward merge.

Replace submodule functions with Module objects.

Replace submodule functions with Module objects.

Synchronize settings.

just a style thing

remove unused variable

remove manual add cell library

Update according to the latest check toolkit.

Do some cleanup.

Clarify unit conversion.

whitespace transform