Function is a generator.

Fix pre-layout simulation with 4K SRAM blocks.

Add sim models for SRAM block.

Both Verilog and VHDL model is provided.

add wishbone sim gtk test script

add comments

fix wishbone jtag test to run: results not correct yet

add first cut at wishbone jtag unit test

whitespace

80 char linewrap

Test different combinations of i, o, oe for InTriOut

Now run_iverilog_ls180.py show the multiple drive conflict for
sram_dq_oe signal.

Support running tb on test_issuer subblock.

Use wrapper class around dut that select proper signals depending on
top cell used. Should be able to be used later to extend to post_pnr
netlist.

Update gitignore.

Full boundary scan.

Show that *pad__oe are x when they are set by boundary scan to 1.
Needs to be debugged.

Typo.

Add helper class JTAGPin

This will now group code for operation on pins.

First version of boundary scan test bench.

Only for pre_pnr at the moment.

pre_pnr/test.py: Fix idcode SVF test name.

pre_pnr/test.py: Reset JTAG before executing SVF.

TWI enabled in boundary scan

show how to get the boundary scan information from the JSON file
generated by "make mkpinpux" in soc

add one more up to path

move pre_pnr cocotb sim to soc-cocotb-sim directory

move post-pnr to new subdirectory

update README

sort out Makefile for building

ha! got IDCODE and reset test to work

match ir_width with experiment10 and do not overwrite IDCODE

connect up jtag corona pads

add cocotb testbench

remove not-needed thing from cocotb Makefile

add first cocotb Makefile

add "make corona" option

compile all libraries, use --std=08 it passes

add vst corrections program

do niolib conversion as well as nsxlib

build vhd objects

add conversion from alliance vbe to vst using coriolis2 vasy

start on Makefile, add notes, add alliance-check-toolkit submodule

add vst to .gitignore so that generated files do not get added by mistake

add initial empty README.txt in ls180 directory