fixed hyperram pin names which was stopping verilator (and pretty much
everything) from working.  HyperRAMResource had a name "clk" as a pin
which was obviously getting merged with sys_clk, sigh

disable hyperram for now (under investigation)

adding in hyperram peripheral

whitespace / module-import / comments / tidyup

beginning to add hyperram module

whitespace cleanup and make SPI core (temporarily) optional
based on arctic tern fpga board. TODO: add arctic tern fpga board to
nmigen_boards

work-in-progress on DDR3 firmware. sigh

comment about icarus verilog to speed up simulations

Add initial Tercel SPI controller

NOTE: Still needs testing on physical hardware,
waiting for Arctic Tern support.

sigh gramWishbone is not WB4-pipeline-burst-compliant
compensate for this with the "usual" WB3 classic trick stall=cyc&~ack;

fix WB6to32 downconverter with stall signalling

add stall signal to arbiter, assume nmigen-soc takes
care of adaptation from WB4-pipeline-burst to WB3-classic

add experimental stall-capable 64-to-32 wishbone converter
based on microwatt soc.vhdl

lots of comments in the yosys script file

invert reset and chip-select on dram, and initialise uart input
in iverilog sim

forgot to include firmware in build for new icarus sim platform

add new icarus-versa-ecp5 platform  in ls2.py

increase timescale of icarus simulation
to cover the period for coldboot.bin to initialise DRAM and perform
read/write tests

fix undefined uart_tx in icarus simulation, icarus is damn smart,
it respects undefined values and propagates them. kinda cool

use a slightly different yosys initialisation sequence for memory

fix memory issue in yosys synth for icarus

add icarus simulation of ls2 with DDR3 and ECP5 models

invert CRG reset on PLL see if it makes any difference
also reduce power-on-reset delay

add comments about DRAM sync clock being identical to main clock

xdr=4 missing on ddr3 platform request for VERSA_ECP5

lengthen cdelay pauses by a factor of 10

* use readl and writel for accessing memory
* add #defines for timer loops to make it possible to shorten
  time taken in simulations when running firmware in verilator
* try pulling DRAM DFII reset HI under software control
* split out DomainRenamer for DRAM Core
* add strange-looking way to expose DFII pads on FakePHY (simulated PH)
  which ensures that, under simulation, a batch of HDL does not get
  deleted: the clk_en, reset and odt parameters deep in the DFII
  interface connected to CSRs are *not* actually connected to anything
  "real" and consequently get deleted... oh and anything connecting
  to them)
* add some firmware debug print statements that need to go some time

use microwatt mmu powerpc.lds with better stack space

fix dfi initialisation and calibration to use
microwatt memory-io read/write (stwcix/lwzcix)

set RAM base to #defined DRAM_BASE not hard-coded value

for simulatio keep the simulated dram in the
same clock domain as the main sim, for now

add fake (sim) DRAM from gram library

match up dram initialisation parameters

put together coldboot startup firmware

hm -abc9 seems to be working, and without -nowidelut

add DRAM class to DDR3Soc

add FPGA argument to DDR3SoC

add microwatt console lib and #includes

make cpu optional (test purposes), make bios optional,
start on adding SDRAM

remove minerva cpu

drop clock frequency to 25 mhz and disable abc9 (it fails to build)

add openocd load command for ecp5

wildcards never ok. update comments

add copyright notices

update ECP5 PLL to accept parameters for setting arbitrary clock frequencies

add start of README as reminder

* add uart_pins to UART16550 peripheral so they get connected
* add yosys -abc9 option
* correct path to external_core_top.v

* disable DDR3 for now
* reduce bootrom size
* add external_core_top.v when building for VERSA_ECP5

connect up stall signals (fake) for WB Classic compliance

alternative uart wishbone mapping which just takes 8-bit data and
drops it onto 32-bit bus

attempt to do 8-bit downconvert on wishbone bus for uart,
but it is probably actually 8-bit data aligned to 32-bit
(see soc.vhdl in microwatt)
also set CTS,DSR,RI, DCD to default values

correct syscon bus address to 0xC000_0000

add microwatt SYSCON peripheral at 0xc000_0000
this is for (Sys)tem (Con)figuration info

increase size of bootmem

add interrupt controller module, remove stall feature from CPU buses

FLGA_TARGET=verilator not uppercase

add external cpu

convert boot rom to bootmem and get first hello_world firmware loaded

add IBM microwatt CC4 license and copyright notices

add first cut of verilator simulation, over from microwatt

add verilog build option, make DDR3 PHY optional, add UART pins

add future sim option (needs Simulated DDR PHY)

add build to gitignore

rename examples to src

not for any good reason, separate adding the uart16550 verilog source

add MemoryMap to UART16550 (TODO, put that into UART16550 class)

start adding uart16550

select a firmware file

allow selection of alternative FPGAs at commandline

add blinky lights so we know FPGA is alive

make firmware and cpu optional for now to get a basic compile

begin a tidyup on the example
core, put addresses of peripherals at the microwatt-expected addresses

resolve imports, whitespace, add Copyright

add crg.py

update contributors

sort out license and headers for NLnet and NGI POINTER funded work

add gram soc example and license and contributors

empty first commit