new test_issuer.il, reducing fast regfile ports

add SPR pipeline (but not DIV for now)

ignore .ap and .vst files

name ALUs so as to not have to change cells.lst

Revert "add div pipeline"

This reverts commit 971e077f2e7241f7bec3e0e543bad105a64ba683.

add div pipeline

update cells list (manual... hmm....)

update to new test_issuer.il, includes trap pipeline, no Test Memory

netlist in cells.lst not nets2.txt

add mksym.sh

Added experments9, a first taste at the full scale design.

add mksyms.sh

Revert "add mksyms.sh"

This reverts commit 80c0e91291619598e8bb6e97bb96abbe086bd32a.

add mksyms.sh

Test of the FU-FU matrix 30x30 with Coriolis matrixplacer.

add 16x16 version of FU-FU matrix

add test_fu_fu_matrix.il

add test_fu_fu_matrix.il

add 2nd test matrix

add dependency matrix example

automatically located the joining cells between add and sub

move get_net_connections to Module in utils.py

recursive test of get_net_connections

find connections through plugs

test out plug/net

whoops

move match_instance to Module

attempt 32-bit width to see if doAlu16Flat.py can cope (it cant)

print debug statement to see what is going on

whitespace tidyup

logic/if tidyup

spelling

squeeze size a bit more

corrections getting output routed

crushed doAlu16Flat down to 465x800

experimenting crushing alu16 experiment7 down while still being routable

Forgot to witre about block rotation.

Optimized (datapath) placement and direct place.

experimenting with positions

invert pin-direction to make it sort-of "mirror"

sort-of got layout positions ok

weird routing in top right corner, tracks go nowhere

segfault in katana routing

Attempt to auto-place ALU16.

Distinguish unset submodule placement.

Improve (hopefully) `Module` submodule facility.

Implement automatic AB.

set parameters using python style (and auto-detection)

reduce height of ALU16 slightly (to see if it is possible)

Rename the main method.

Recover from awkward merge.

Replace submodule functions with Module objects.

Replace submodule functions with Module objects.

Synchronize settings.

just a style thing

remove unused variable

remove manual add cell library

Update according to the latest check toolkit.

Do some cleanup.

Clarify unit conversion.

whitespace transform

Simplify pin creation.

Parameterize bit width.

reposition add and sub, and do place in the *middle* of alu16

add mksym.sh

Generalize layer creation/retrieval.

Return unused layers.

Fix import.

Delete stale code.

Fix style, imports, stale code.

Add experiment #7.

add ioring.py (forgot about)

whoops removed mksym.sh when shouldnt

interesting: using nsxlib in experiment/ never terminates

experiment2 experimentation...

remove mksym.sh from low-level

add cmos to mksym.sh, disable YOSYS_FLATTEN

Correct configuration for fpmul64.

add fpmul64.il test, to see how long it takes (10 minutes, 6000x6000)

managed to hack something together to get alu_hier sub-routed

add alu_hier place/route, partially works

add sub function (class-ish form)

successful ring created around add.ap

hmm still not adding traces

add VIA but metal not working yet

move add and sub, shrink alu_hier box

place and route alu_hier, not quite working yet

do sub layout as well

"UnManaged Configuration  [16843009] = [1+1+0+1,1+0]" error

try adding short track manually (doesnt work)

getting closer to connecting at edge

successful route but still 40L off the top

overlap error  in routing (two connections on same METAL2 layer)

more experimenting, got cell down to smallest size with "auto size detect

segfault in pyDoAlu16.py

experiment with subtractor

add first experimental hierarchical place/route

add experiment5

add clk and ck so that ck is recognised for routing

add make view