set sv_mode to 0b01 in element-strided

frickin frick

add assert to stop failfirst+sea

add extra RC1 test, without VLI.

add RC1 support to ISACaller.
this involves:
* reading Rc=0 and substituting RC1 in its place OR
* for non-Rc instructions just putting RC1 in place of Rc
* reading VLi flag and adding it to srcstep to put into VL on ffirst hit
* setting the cr-bit to test to EQ in RC1 mode

power_insn: slightly change table checking style

add extra test_pysvp64dis.py test for ff=~RC1/vli mode

whoops got mask/match test wrong in power_insn.py
should be value & mask == search & mask

comment inv,CRbit swap in decode_bo

sv_binutils: support RS opindex

power_insn: reorder mode tables to match the spec

power_insn: rename smr to mr

sv_binutils: provide Boolean class and Rc field

power_insn: provide Record.Rc field

power_insn: simplify rsvd naming; drop unused rsvd

power_insn: replace Record.function with Record.mode

pysvp64asm: expand vector register macros

sv_binutils: support opcodes offset representation

sv_binutils: fix fields traversal

power_insn: sort database finally

power_insn: provide missing cr_in2 properties

sv_binutils: generate svp64_cr_in2 opindices

sv_binutils: generate BA opindex

power_fields: restore class-oriented traversal

pcdec. works!

check svstate (vl) in failfirst test

grr annoying recurrence of svshape bug, mscale starts with 6 bits

add data-dependent fail-first mode, Rc=1 variant not RC1 yet
first unit test passes, not Vertical-First Mode

whoops consistent inversion of inv,CRbit was CRbit,inv

extra failfirst dis tests

remove barse-ackwardsness, use SelectableInt() in decode_bo

put back the barse-ackward decode_bo inversion of {inv||CR_bit}

remove need for explicit-hack for "pcdec." - rc column in minor_4.csv file
can be set "rc=ONE" which tells ISACaller (and PowerDecoder2) to
*always* write to CR0

lots of really bad hacks, here
https://bugs.libre-soc.org/show_bug.cgi?id=933
1) rename to "pcdec." because it always sets CR0. following the convention
   set by "stbcx." etc.
2) hacked ISACaller into submission because this is the first instruction
   supported with "." at the end which is not Rc=1
3) handle_comparison was bypassed when CR0 is detected as explicitly
   an output: there is no point computing Rc=1 EQ/LT/GT/SO when CR0
   is supplied by the pseudocode
4) the test case case_pcdec_simple() was not making explicit deepcopy()
   of the registers, which causes problems
5) various places in actually getting the instruction from the insn
   dictionary, have to special-case "pcdec."
6) sv/trans/svp64.py updated to name "pcdec."
.

fix/hack some bugs in prefix_codes_cases

add (sigh) to the hack-job get_pdecode_idx_out2() in ISACaller
really should be relying on PowerDecoder2 but hey

change variablename dec2.use_svp64_fft to implicit_rs

add match on implicit_rc for pcdec

rename all "fft" variables in PowerDecoder2 because they are
to be used for pcdec as well.
https://bugs.libre-soc.org/show_bug.cgi?id=933

add sv.maddld/mr unit test example with expected results

add expected results for sv.maddld in openpower/test/mul_cases.py

reduce field name lengths (not in use)

whoops offset-tracking on 3-in 2-out supposed to be by MAXVL not VL

removed unneeded file

update Makefile

add new SVP64 function

reduce iterations, taking too long in the simulator

rename reference functions with _c suffix, add header

renamed variance_svp64.c to variancefuncs_svp64.c

add pcdec -- doesn't yet work due to broken ISACaller RT/RS output handling

fix maddld pseudo-code

add missing minor_4 decoder

fix 'write reg ' log call

add RC input to isa/caller.py

format code

maddhd[u]/maddld are official ops

format code

add first (correctly-working) ctr-mode sv.bc test

comment need for waiting on binutils update

fix no of iterations in comment, harmless but wrong

dump memory

better handling of memory copies, fix vpx_get4x4sse_cs_svp64

remove extra setvl instruction

add series of double-stride options to test_caller_svp64_dct.py

do not set striding on costables, keep them contiguous.
not totally sure this is a good idea, but hey

getting better, get rid of the ctr, group src/ref loads

scale-up svshape pseudo-code for striding in DCT/FFT

fix dct/fft test-functions with new "scaling" parameter
https://bugs.libre-soc.org/show_bug.cgi?id=930

missed setting zdim in svshape on DCT modes

use sv.subf

fix braces

whoops stride already has +1 from SVSTATE class

add SVzd to REMAP (svshape) "stride"
https://bugs.libre-soc.org/show_bug.cgi?id=930

add stride-multiplier for 2D DCT/FFT "in-place" offsets
https://bugs.libre-soc.org/show_bug.cgi?id=930

Initial SVP64 attempt to vpx_get4x4sse_cs_svp64_real()

use mr instead of li/addi pair

fix comments

add vpx_get4x4sse_cs_svp64_real() and wrapper

First form of fully working SVP64 version

reduce number of iterations in test, as it takes too long

necessary changes for run_a_simulation to work with pypowersim_wrapper

Initial attempt for SVP64 asm version of vpx_get_mb_ss_svp64_real()

add sv.madd* to sv_analysis

add sv.maddld test case

minor codemorph, whitespace

sv.bc reclassified as RM-2P-1S by eliminating SPRs.
strictly it should be RM-1P-1S but there is a bug. needs investigation.
sv_analysis temporarily classifies as twin predication for now

PoC simplified and isolated unit test for libvpx (VP8 & VP9) that uses pypowersim_wrapper

Initial PoC for calling pypowersim from within C code

remove messy string identification, use RM Mode from database
in sv/trans/svp64.py

add quick test and loooong test of pysvp64dis - branches split out

pysvp64asm: fix sz handling

power_insn: unify predicates

test_pysvp64dis: test vli specifier

pysvp64asm: support vli specifier

power_insn: support vli specifier

power_insn: simplify specifiers sorting

missed one sorting order in test_pysvp64dis.py

sort specifiers in pysvp64dis in lexicographical order

add two extra tests, sv.bc/m=r3/sz

power_insn: custom sz handling for branches