Add support for hierarchical decoding

idea for sub-decoder

sort out hacking of PowerDecoder to suit extra.csv

correction on single bit flags

fix up syntax errors in power_decoder

missing commas

add some basic comments to PowerOp and PowerDecoder classes

separate out PowerOps from PowerDecoder, simplifies code and also makes
it possible to set (later) from explicit row specs (nop etc.)

Add tests for minor_30 and minor_31 decoding tables

Add default case to decoder

Add fields from the ones in IBM's Microwatt

Add decoder/test for minor_19 field

Add code to download csv files from wiki if they don't exist

Move enums to a separate file

Correct cry in field from a single bit to an enum

Cleanup testbench, add messages to assertions

Add in remaining fields from major decoder

Add signals for single bit flags in major.csv

Add input and output register selector fields

Minor cleanup

Move decoder.py to power_major_decoder.py

Add internal op field to major decoder

Begin adding power ISA decoder

convert ram tp modules

translate slice_top and rab_slice from systemverilog to nmigen

add more converted header files

begin axi_rab to nmigen conversion

update to new revision nmigen

get familiar with tests again

tlb_content now supports 512G pages

terapage lookup

tlb_content update test

add unittest for tlb_content.py

forgot to add one signal

add is_512G to the data structure

partial Unit Test for TLB

tlb_test WIP

move priority picker to nmutil

Merge branch 'master' of https://git.libre-riscv.org/git/soc

fix UnusedElaboratable warning in TLB code

add TLB elaboratable

TLB testbench WIP

implement page table lookup using 4 levels

forgot to pull ld_o/st_o through from LDST CompUnits

sort out address match global nomatch signal

move mem into scoreboard (really should be outside, as should regfile)
add mempick GroupPicker

add separate read/write port

whoops syntax error

write out data only on go_write

clarify comment

add address and output mode from LDSTCUs

sort out go_ld_i and go_st_i

add temporary immediate-activation of go_addr on adr_rel request

add transitive accumulation of LD/STs into MDM

remove TODO (done)

fix several test imports, add Elaboratable

fix test run errors

rename match to nomatch, connect ld_i and st_i

convert addr match into latched (SRLatch) version, activate on req_rel,
deactivate on busy

use new ready/valid to ALU in CompLDST

start connecting memory function unit

only set adr_rel_o on LD or ADD/SUB, must wait for go_ad_i

starting to run into things being broken in LD/ST Comp (yay)

properly set the number of integer ALUs (2 at the moment)

set number of ALUs to 2

test LD/ST issue

add in ld/st operand pseudo-opcode

add in a TestMemory class

added in the LD/ST Comp Unit (not connected up yet) and the code didnt fall over
amazing that the unit test still runs, first time.

particularly that the number of INT ALUs was reduced from 4 to 2

move MemFunctionUnits to separate module

move FUMemMatchMatrix to mdm module

link address matching inputs to outside MemMatrix, preliminary test works

bring in cancel array into FURegDepMatrix

use in class which merges Partial Addr Match with FURegDepMatrix to
create a MDM (Memory Dependency Matrix)

make partialaddrmatch a matrix

rename variables

add 2nd test for mem dependency, use FU-Regs and FU-FU matrices

convert Reg_Rsv and rest of FU_Reg Matrix to variable n_src

use loop around src nums in FU Reg Matrix

convert FU_RW_Pend accumulator to src-vector

remove unneeded signals

start propagating arrays of src regs up through dependency matrix

whitespace

whoops use reduce(or_) not bool to merge bitwise src in dep cells

use new array-based dep cell in dep matrix

dependence cell to use arrays

reordering connections on mem-dep matrices

experiment connecting ld/st matrix to fu/mem one

add fu-mem versions of fu-fu matrix and picker vec

rename rsel vectors in mem dep cell

add fu-mem dependency cell based on fu_dep_cell.py

rename v_rd_rsel_o in dependence cell as well

rename fu-regs rd/wr sel vector

extend ld/st mem test

start preliminary test of load/store dependency matrices

continue miss_handler.py conversion

add first conversion of ariane miss handler, WIP

rename load_i and stor_i to ld_pend_i / st_pend_i, match names in MemFUDepMatrix

add mirror copy of FU_Regs Dep Matrix, names changed, adapted to LD/ST

wr -> ld
dest -> ld
rd -> st
src1 -> st

global search and replace.

add addrgen comment

add docstring for address match comparator