note that clz is identical to PriorityEncoder (which already exists)

Add Count Leading Zeros module to nmutil

Revert "Flatten the output of RecordObject.ports()"

This reverts commit c2da46e377fbf04488622dbf33aa240988b1dd9e.

Flatten the output of RecordObject.ports()

If a record contains records, calling ports on it will give a result
that cannot be passed to the nmigen simulation backend. This flattens
it, so that ports() will just return signals

add docstring to latchregister

add note about flatten function (one already exists in nmigen)

add ripple.py to nmutil

add flatten function

adjust multi priority picker to accept multiple inputs

whitespace

detect if data_o or data_i is iterable in NextControl and PrevControl

add build caching using ccache

tests pass

move clone paths to inside current directory

add test case for https://github.com/nmigen/nmigen/issues/344

switch nmigen upstream and add --depth 1

reformat apt-get command

add .gitlab-ci.yml

grr fix more names thanks to nmigen renaming

dont have to but test latchregister incoming is a Record

comment latchregister

sigh, rename of signals needed for nmigen compatibility with FIFOInterface

realised that the enable lines will act just as well as port-enable lines
from MultiPriorityPicker, so make the binary-indices optional but
the enable-outputs mandatory

realised that the MultiPriorityPicker only needs a 1D array of inputs
not a 2D array of input bits.  input is chain-cascaded from previous
PriorityPicker after masking

add indices output to MultiPriorityPicker

create MultiPriorityPicker which can mutually-exclusively select M outputs from
Mx N-way inputs
to be used for example to ensure that M "things" seeking access to M
"other things" do not conflict: that only one "thing" at a time gets access
to the
other "things"

allow name on latchregister

refer to nlnet grant and to top-level bugreport

whoops wrong name

add empty news for now

split out nmutil library based on ieee754fpu code

first empty commit