Merge branch 'master' of ssh://libre-riscv.org:922/ieee754fpu

Turned the normalise_2 verilog state into nmigen

use function "create_z" which... well... creates a result from (s,e,m)

add in comments on add 2nd stage

off-by-one in slices

Merge branch 'master' of ssh://libre-riscv.org:922/ieee754fpu

Turned the add_1 verilog state into nmigen

corrections on compile

add align phase

whoops accidentally indented too far

add code comments

reformat / indent add_0 stage

Turned the add_0 verilog state into nmigen

add zero and denormalised checks

add special case, b when a is zero

add b inf special case

cleanup and comments

add inf special case

whitespace (indent)

add first of special_cases

invert Cat order, use 3 zeros (3 bits)

spelling correction

corrected syntax for unpack block

Replicated unpack part of always block into nmigen

add experiment

add git submodule init to Makefile

added berkeley softfloat library submodule