reduce linelength <80chars

Add more/better comments to fsignj.py

FSGNJ: Replace use of Switch() with explicit muxes

From http://bugs.libre-riscv.org/show_bug.cgi?id=120

"If(), Switch() and friends are fine for modules that are strictly
scalar, but will not work if the module is converted to SIMD."

FSGNJ: Use Floating point decode module instead of raw bits

Move patches in README to separate files

This is to facilitate writing better instructions on how to build sfpy
on the wiki

add (untested) partitioned xor/or/and operators
these all work regardless of partitioning

add copyright notices

reverse indices

Expand FSGNJ module to 16 and 64 bit floats

This modifies fsignj.py to be compliant with other Float widths
besides 32 bit. It also modifies the unit tests to include tests for
16 and 64 bit floats

Pep8 cleanup of FSGNJ module

FSGNJ working now in all three modes

This adds the functionality of the FSIGNJ RISCV instruction, namely:

When the opcode is 0x00 - it combines the sign bit of operand B with
the rest of the value in operand A
When the opcode is 0x01 - it combines the inverted sign bit of operand
B with the rest of the value in operand A
When the opcode is 0x02 - it combines the sign bit composed of the
exclusive OR of the sign bits of A and B with the rest of the value in
operand A

This also modifies the unit test for the module to test each of these
behaviors for 32 bit floats

Add basic test for fsignj pipe

This adds a bare bones unit test for the fsignj module, and fixes the
errors generated when trying to elaborate the module in the unit test

Add FSGNJ Pipeline stage and overall FSGNJ pipeline

My goal here was to create a very bare bones pipeline stage for the
purposes of implementing the FSGNJ functionality later. This code
should be able to at least be imported and the FSNJMuxInOut class
constructed without errors.

trying to get recursive output working from partitioned eq

found bug in eq partition assignment

debug eq partition

add beginnings of partitioned eq into unit test

add partitioned eq module

convert to partition mask rather than partition points

add more to module docstring

de-modulify PartitionedSignal, call "set_module" to use it

add partition test add unit test

add __xor__ and __add__

add partitioned signal class

min/max in Signal deprecated in nmigen

update to new revision nmigen

split out adder code (PartitionedAdder) into module, PartitionPoints too

import global not relative

add bug #148 record

clarify StageChain

clarify whats being obtained from _connect_out function

documentation on pipeline API

document iocontrol module properly

create SIMD pipe multiply unit test

add docstring Mul8_16_32_64 only for testing

add mul_pipe.py - pipeline version of multiply.py

rename inputs_ to terms_

update docstring

code-morph AddReduceInternal: remove self.inputs, replace with n_inputs

remove unneeded variables

use PipeModBase and PipelineSpec in Intermediates and FinalOut

use PipelineSpec and PipeModBase in AddReduce

use PipelineSpec object in AllTerms

remove unneeded argument (register_levels/n_levels) from AllTerms and Parts

document weird int2float bug

use Mux instead of m.If/Else in int2float fcvt

remove fprsqrt m.If/Elif/Elif, replace with Mux

remove m.If/Elif in fpdiv sqrt, replace with Mux

remove m.If/Elif from fpdiv specialcases

remove m.If/Elif/Elif replace with Mux

rewrite fpadd specialcases to use Mux instead of m.IF/Elif/Elif/Elif

code-morph on add special-cases

remove weirdness

remove out_do_z, update comments (whitespace)

code comments

rework add aligner to use Mux instead of m.If/Else

remove use of out_do_z in add align

rework add1 to not use out_do_z and use Mux instead of m.If/Else

reorg add0 to use Mux instead of m.If/Else

use Mux instead of m.If/Elif on add sign

remove out_do_z from add0

remove use of out_do_z, use Mux instead of m.If/Else

remove out_do_z test

rework roundz to use Mux

use Mux in fp corrections

cleanup on msb1 and align: use Mux, remove out_do_z

morph mul1 to use Mux rather than m.If/Else

do not make mul1 processing conditional on out_do_z

add Stage API setup/process to AddReduceInternal

add in setup/process functions in multiply

remove use of AddReduce, use AddReduceInternal instead

whoops forgot to set partition_step in AddReduceSingle, to be passed to as_mask

pass in partition step parameter

munge AddReduce internals

remove unneeded code

continue ispec/ospec on multiply

start adding ispec/ospec to multiply.py

use bit_select instead of part, again

missing arg in InputData.eq_from

:1136

split out AddReduce module level creation

rename AllTermsData to InputData, use as input to base class Mul8_16_32_64

remove register_levels from AddReduceSingle and Final

remove need to pass register_levels to AddReduceSingle

more variable renaming

more variable renaming

rename some variables in the multiplier code:
expanded_part_pts -> part_pts
inputs -> terms

use new doubling of PartitionedAdder points (in-place expansion)

in-place expansion of partition points

use new sim.add_clock "if_exists" parameter.  needed for combinatorial blocks

use better test of whether block is combinatorial

create AllTermsData class and use it

move part-bytes to AllTerms

use intermediate data from finalout, move AllTerms class

move product terms to new "AllTerms" module

move part modules into FinalOut

move intermediates to separate module, use i/o data struct

silly rename get_test_cases to get_tst_cases, stops detection as a unit test

skip add clock on combinatorial tests

reduce multiply sim delay by 1/10th, seems to "fix" test problem