add future sim option (needs Simulated DDR PHY)

add build to gitignore

rename examples to src

not for any good reason, separate adding the uart16550 verilog source

add MemoryMap to UART16550 (TODO, put that into UART16550 class)

start adding uart16550

select a firmware file

allow selection of alternative FPGAs at commandline

add blinky lights so we know FPGA is alive

make firmware and cpu optional for now to get a basic compile

begin a tidyup on the example
core, put addresses of peripherals at the microwatt-expected addresses

resolve imports, whitespace, add Copyright

add crg.py

update contributors

sort out license and headers for NLnet and NGI POINTER funded work

add gram soc example and license and contributors

empty first commit