add experiment override of i_ready test

tidy up i_valid_logic

hooray, p_o_ready works

tracking down sync failure when stage not dynamically ready

try single pipe for now, not chain

experimenting: something odd with dynamic ready/valid override

call ControlBase elaborate from UnbufferedPipeline

beginnings of dynamic ready/valid stage ctl

move o_valid and o_ready (underscore them) and replace with properties

o_ready now redirects to self._o_ready if stage_ctl is False
likewise o_valid in NextControl redirects to self._o_valid

add example stage data signalling properties

Merge branch 'master' of ssh://libre-riscv.org:922/ieee754fpu

Fixed the error when runing unit test

add stage_ctl argument to PrevControl / NextControl on pipeline

Fixed indentation issiues with fmul.py

add example ready for adding delay (data_ready) to pipeline API

add debug output

add create2 functions, for use later

Add m.d.sync return to get_a and get_b cases

convert fdiv to set op based on get_op return results

use ObjectProxy in get_op

add syncmode, selects sync/comb on ObjectProxy assignment

FINALLY, got ObjectProxy in pipeline auto-stage working

add dictionary-support to pipeline eq function

use local temporary for variables

use local variable in second stage pipeline test

semi-working, top-level signals okay, ObjectProxy not yet connected

continuing to experiment with pipeline, outputs still not connected

pipeline ObjectProxy objects now stored in module, not linked to output yet

more experimentation on pipeline ObjectProxy

start on ObjectProxy example

found bug in auto-stage, must return "like" from auto-ispec / auto-ospec

bug where combinatorial assignments from stage are bleeding through

use stage names instead of numbers in the pipeline

use and return module instead of m.d in pipeline introspection

add pipeline context / stage management

split out concurrentunit ReservationStations to separate module

whoops wrong temporary created

create FPDecode module

always pass decoded a/b through

combine specialcases if/elif tests into single temporaries

add generate to nmigen_add_experiment.py again

create e_match temporary

use correct function in unit test

get old fpadd back

imports: get div and mul working

remove unneeded imports

remove unneeded imports

remove unneeded imports

remove unneeded imports

remove unneeded imports

remove unneeded imports

remove unneeded imports

remove unneeded imports

remove unneeded imports

remove unneeded imports

remove unneeded imports

remove unneeded imports

remove unneeded imports

remove unneeded imports

start removing unneeded imports

start removing unneeded imports

split out pipeline and statemachine to separate modules

split out addstages to separate module

split out add1 to separate module

split out add stage 0 to separate module

split out add align into separate module

split out add specialcases to separate module

split out putz to separate module

split out normtopack to separate module

split out pack to separate module

split out corrections to separate module

split out rounding to separate module

remove accidentally-included code

move FPID to fpbase

split out normalisation to separate module

split out prenormalisation to separate module

split out denorm to separate module

start splitting out common code from nmigen_add_experiment.py

create separate pipeline examples

new ObjectProxy class for use in pipelines

use Signal.like instead of value_bits_sign

use singlepipe.eq function

add test, temporary comb variable to stage2

make FPGet2Ops conform to Stage API, use in compact StageChain

use StageChain in FPADDBaseMod compact mode

missed out assignment in new specallocate=True StageChain mode

add new mode to StageChain which uses python output variables
instead of allocating ispec/ospec

use StageChain for SCDeNorm

solve sync/comb issue with using state-machine or pipeline in DeNorm block

solve sync/comb issue with using state-machine or pipeline in FPNormToPack

solve sync/comb for stage/state

add comments as a reminder to make code use sync for state-based

multi-out temporary, simplify graphs

try tidyup on multi-in ready/valid logic

create temporary, simplifies graph

cleanup

move inputgroup to separate module

remove redundant code

add comments

remove unneeded ports functions