fill out dsld/dsrd pseudocode

add missing DRAFT comment

fix test_minor_30

format code

clean up bigint instruction naming

remove unnecesary commented code

add unofficial and comment2 fields to minor_31.csv

srcstep

rename iterators init function

redundant comment

split out svstate update in ISACaller

move failfirst check to separate function in ISACaller

new revision of dsld

add double-sld pseudocode, first draft

add limit argument to MASK() helper

add Z23 shift-mode fields.txt

bugfix reset remaps and get subvl early

comments on horizontal-or

make matrix horizontal-remap example more generic

add horizontal-or-reduction example that thoroughly abuses the way
that Matrix REMAP works, ignoring the B Matrix entirely

whoops VL incorrect in svshape markdown RTL for matrix REMAP

extracting demo JPEG bitstream works

add unpack predicated unit test

hack to check skipping on predicate being all-zero.
HOWEVER... this will not work on sv.branches

sort out predicate loop-skip on pack/unpack

adapt loops to include predicate-mask skipping in ISACaller
currently not working, investigating (disabled for now)

fix typo

comment out more debug messages and reference C function

comment out debug messages

Working version of VP8 DCT4x4 in SVP64

remove unused prototypes

add WIP jpeg decoder demo

this includes a tiny test jpeg that's <2kB, so should be fine to be in git.

add more tests and fix missing corner case

pcdec.: change CR0.eq to be early-stop-needed to fit with data-dependent fail-first

add checks for pcdec. once=1

more cleanup after swapping RA/RB for pcdec.

clean up after lkcl swapped RA/RB for pcdec.

skipping on maskedout elements de-restricted when substep zero
makes predicate skipping work in pack mode

add first predicate-mask test of pack/unpack
https://bugs.libre-soc.org/show_bug.cgi?id=871

get pack/unpack tests to use sv.ori to copy sequence 01234567
https://bugs.libre-soc.org/show_bug.cgi?id=871

finally got pack/unpack working
https://bugs.libre-soc.org/show_bug.cgi?id=871

code-morph on loop-end detection in ISACaller
there is a bit of a problem in Pack/Unpack in that the end-of-loop
detection is overrunning.

explicit test of src/dststep end-condition in ISACaller iterators

swap RA/RB so that RA|0 is used not RB|0
RB|0 would need a new flag to be passed down to ALUs in HDL

fix variables in memory copy

comment out debug dumps

Fixed SVP64 implentation

remove functions as not relevant for this test

clean up, convert from uint64 for python due to rounding in Python, fix copying functions

add prototypes

fix finalize function, clean ups

remove unimplemented tests, lower iterations

use sv.maddled/mr, cleanup

add header

test_pysvp64dis: sort ld/st idx stride specs

power_insn: always provide els for ld/st idx stride

pysvp64asm: fix VLi attribute access

power_insn: fix and unify /vli specifier

have to sanity-check dz/zz after full qualifier-processing in branch-mode

add dz/sz assertion in is_bc mode

whitespace

move sea check to after all qualifiers are checked

check variable rather than explicit == LDST_IDX

add elstrided/sea on ldst_idx mode

test_pysvp64dis: test ld/st idx SEA (simple)

power_insn: support SEA specifier

pysvp64asm: support /sea specifier

consts: introduce SEA field

pysvp64asm: fix comment layout

set sv_mode to 0b01 in element-strided

frickin frick

add assert to stop failfirst+sea

add extra RC1 test, without VLI.

add RC1 support to ISACaller.
this involves:
* reading Rc=0 and substituting RC1 in its place OR
* for non-Rc instructions just putting RC1 in place of Rc
* reading VLi flag and adding it to srcstep to put into VL on ffirst hit
* setting the cr-bit to test to EQ in RC1 mode

power_insn: slightly change table checking style

add extra test_pysvp64dis.py test for ff=~RC1/vli mode

whoops got mask/match test wrong in power_insn.py
should be value & mask == search & mask

comment inv,CRbit swap in decode_bo

sv_binutils: support RS opindex

power_insn: reorder mode tables to match the spec

power_insn: rename smr to mr

sv_binutils: provide Boolean class and Rc field

power_insn: provide Record.Rc field

power_insn: simplify rsvd naming; drop unused rsvd

power_insn: replace Record.function with Record.mode

pysvp64asm: expand vector register macros

sv_binutils: support opcodes offset representation

sv_binutils: fix fields traversal

power_insn: sort database finally

power_insn: provide missing cr_in2 properties

sv_binutils: generate svp64_cr_in2 opindices

sv_binutils: generate BA opindex

power_fields: restore class-oriented traversal

pcdec. works!

check svstate (vl) in failfirst test

grr annoying recurrence of svshape bug, mscale starts with 6 bits

add data-dependent fail-first mode, Rc=1 variant not RC1 yet
first unit test passes, not Vertical-First Mode

whoops consistent inversion of inv,CRbit was CRbit,inv

extra failfirst dis tests

remove barse-ackwardsness, use SelectableInt() in decode_bo