test/axi: move all AXI Lite tests to separate file

soc/integration: use AXILiteSRAM when using bus_standard="axi-lite"

test/axi: add crossbar stress tests

soc/integration: add bus standard parser arguments

soc/interconnect/axi: improve Timeout module and test it with shared interconnect

test/axi: add shared AXI Lite interconnect tests

soc/interconnect/axi: implement AXI Lite decoder

soc/interconnect/axi: lock AXILiteArbiter until all requests have been responded to

test/test_axi: add AXI Lite interconnect arbiter tests

socinterconnect/axi: interconnect shared sketch

soc/interconnect/axi: point-to-point interconnect and timeout module with tests

soc/integration: choose interconnect based on bus standard

soc/integration: add axi-lite standard to SoCBusHandler

Merge pull request #599 from antmicro/gen-mmcm-pr

litex-gen: add mmcm core

litex-gen: add mmcm core

boards: keep in sync with litex-boards.

soc/integration/add_sdcard: add direct connection to VexRiscv's dmabus for testing.

cpu/vexriscv/system.h: update flush_cpu_dcache.

interconnect/wishbone: add minimal UpConverter.

Merge pull request #597 from antmicro/jboc/litex-buildenv-add-adapter-fix

Fix Vivado crash when using 1:1 wishbone.Converter

Merge pull request #595 from betrusted-io/master

wire up missing register bits.

Merge pull request #598 from sergachev/master

interconnect/csr_bus: fix paged access warning

interconnect/csr_bus: fix paged access warning

fix/Vivado: don't instantiate wishbone.Converter in add_adapter when not needed

Fixes an issue with Vivado which crashes with SIGSEGV when building litex-buildenv at:
https://github.com/antmicro/litex-buildenv/commit/cc003bef3ac1407f9788ec8b7cc52d5981f8364a
and litex bumped to 4a18b828bc81522a654f51a73f20faece4dc313c,
with options:
    CPU=mor1kx; CPU_VARIANT=linux; PLATFORM=arty; FIRMWARE=linux; TARGET=net
The only difference in Verilog is that we avoid creating new Interface and doing
`new_interface.connect(interface)`, so this shouldn't make any difference, but
this somehow generates the error in Vivado (tested on v2018.3 and v2019.2).

software/liblitesdcard/spisdcard: remove optimization on receive_block (not working on all configs) and increase max clk_freq to 20MHz.

soc/cores/spi/SPIMaster: rewrite/simplify.
- Make sure MOSI is latched on start, MISO is stable during Xfer (last value).
- Allow clk_divider down to 2.
- improve test errors reporting with hex() on AssertEqual.

wire up missing register bits.

Not sure how they went missing...but just noticed them.

liblitesdcard/spisdcard: update comments.

soc/cores/spi: make sure done and miso are synchronous.

spisdcard: revert to 8-bit SPI, optimize spisdcardreceive_block and reduce clk to 12.5MHz for now.

soc/cores/spi: make sure miso is stable during xfer.

bios/boot: add bootargs support on netboot/sdcardboot to optionally specify r1/r2/r3/addr.

For example:
{
"Image":  "0x40000000",
"bootargs": {
"r1":  "0x12345678",
}
}

will copy Image to 0x40000000 and set r1 to 0x12345678.

By default, r1,r2,r3 are set to 0 and addr is the address if the last loaded image, so:

{
"Image":         "0x40000000",
"rootfs.cpio":   "0x40800000",
"rv32.dtb":      "0x41000000",
"emulator.bin":  "0x41100000",
}

is equivalent to:

{
"Image":         "0x40000000",
"rootfs.cpio":   "0x40800000",
"rv32.dtb":      "0x41000000",
"emulator.bin":  "0x41100000",
"bootargs": {
"r1":   "0x00000000",
"r2":   "0x00000000",
"r3":   "0x00000000",
"addr": "0x00000000",
}
}

Merge pull request #594 from antmicro/jboc/axi-lite

Add AXILiteDownConverter

soc/interconnect/axi: propagate response errors in AXILiteDownConverter

soc/interconnect/axi: implement AXILite down-converter

Merge pull request #593 from antmicro/jboc/axi-lite

Add AXILite components: AXILiteSRAM and AXILite2CSR

soc/integration: revert `bus` argument for add_ram/add_rom

soc/integration: use AXILiteConverter (dummy implementation) in add_adapter()

soc/interconnect/axi: add connect methods for convenience

test/axi: add AXILite2CSR and AXILiteSRAM tests

Merge pull request #592 from antmicro/fix-symbiflow-makefile

symbiflow: changed toolchain command names in Makefile

soc/interconnect/axi: improve SRAM/CSR access speed

symbiflow: changed toolchain command names in Makefile

Signed-off-by: Alessandro Comodi <acomodi@antmicro.com>

soc/interconnect: add AXILite SRAM

soc/interconnect: add AXILite2CSR bridge

soc/integration: update add_adapter to convert between AXILite/Wishbone

build/lattice/trellis: set default spimode to None (--spimode not passed to ecppack) as default instead of fast-read.

Using fast-read as default prevent loading the .bit via JTAG (see #589).

build/lattice/trellis: fix spimode typo.

Merge pull request #588 from oskirby/trellis-spimode

trellis: Add option to select SPI mode.

trellis: Add option to select SPI mode.

This allows a significant speedup when booting large bitstreams on ECP5
boards that support dual or quad SPI operation.

Merge pull request #587 from antmicro/mor1x_ror_instruction

mor1kx: Do not generate the ror instruction

integration/soc/sdcard: add mode parameter to enable read only, write only or read+write modes.

mor1kx: Do not generate the ror instruction

The mor1kx core does not support `l.ror` instruction
by default, but gcc/clang flags allowed the
compiler to generate it.

core/cpu/CPUNone: set endianness to little.

Merge pull request #585 from FFY00/more-gcc

cpu: add a few missing GCC toolchains

cpu: add a few missing GCC toolchains

This names are used by Arch Linux for eg.

Signed-off-by: Filipe Laíns <lains@archlinux.org>

liblitesdcard/sdcard: clamp divider value.

Merge pull request #584 from ozbenh/memtest

Memtest/memspeed improvements

cores/dma: add stream.last support on WishboneDMAReader.

memspeed: Write a fixed value

Otherwise we have at least an extra addition in the loop
which squews the result compared to the read loop.

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

buid/io/InferedSDRIO/InferedSDRTristate: avoid unnecessary clk_domain/limitation.

Just create a local clk_domain from clk signal.

interconnect/avalon: minor cleanup, remove max on SyncFIFO depth.

memtest: Fix memspeed access size

The move to libbase reverted the type of the pointer
from long to int.

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

memtest: Fix integer size/type printf errors

In a couple of places, memtest uses %x to print a pointer which
is illegal (and could be problematic on 64-bit). Use %p instead.

Additionally, use %ld when printing longs

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

software/litesdcard: use new clocking and use slow clock during initialization.

integration/soc/sdcard: cleanup emulator integration, fix sim.

integration/soc: move pads.rst control to PHY.

build/io/InferedSDRTristate: pass clock domain to SDROutput/SDRInput.

software/liblitesdcard: improve sdcard_init and handle errors.

litesdcard: use new Block2Mem/Mem2Block DMAs.

litex/gen: remove io that has been replaced with litex/build/io (and should have been removed).

Merge pull request #583 from gsomlo/gls-sdcard-timeout

liblitesdcard/sdcard: adjust card-ready timeout

liblitesdcard/sdcard: adjust card-ready timeout

Testing on nexys4ddr and rocket, approximately 12 iterations of the
timeout loop (using `busy_wait(1)`) are needed to receive a "ready"
response from the SDcard, assuming a "warm" reset where the card has
already been previously initialized.

If the SDcard is ejected and re-inserted, or if the board is "cold-reset"
(e.g., reprogrammed via openocd vs. a simple push of the reset button),
it takes approximately 450 iterations before the SDCard responds with a
"ready" message.

In either case, a timeout of 10 is insufficient. This patch increases
the busy-wait to 10, and the timeout loop counter to 128, which should
cover most cases.

Additionally, make a few minor cosmetic improvements.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

liblitesdcard/sdcard: add timeout when waiting card to be ready.

liblitesdcard/sdcard: use new SDClocker enable CSR.

interconnect/csr_bus: move/rewrite paged access warning.

Was incorrectly triggered with csr_data_width=32.

interconnect/csr_bus: remove 64-bit CSR bus alignment support (no longer supported in SoCs).

Merge pull request #582 from gsomlo/gls-minor-fixup

Minor sdcard fixes

liblitesdcard/sdcard: return error code outside '#ifdef SDCARD_DEBUG'

liblitesdcard/sdcard: cosmetic: fix indentation, eliminate redundant counter

targets: remove sdcard clock domain (now generated in the PHY).

litesdcard: use new clocker.

liblitesdcard/sdcard: use new register names and new software initalization register.

interconnect/stream: allow empty description/payload on Endpoint.

litelitesdcard/sdcard: remove wait workaround and replace remove SDCARD_MULTIPLE_BLOCK_SUPPORT define (replace it with SDCARD_CMD23_SUPPORT).

litesdcard: update integration.

interconnect/stream: add ClockDomainCrossing wrapper around AsyncFIFO.

integration/soc/etherbone: always run ethcore in eth_tx clock domain and remove clock_domain parameter.

This avoid issues when sys_clk_freq < eth_tx clock like sys_clk_freq < 125MHz with 1Gbps link.

Merge pull request #581 from antmicro/i2s_tx_fix

i2s: Fix the incorrect TX fifo almost empty offset

i2s: Fix the incorrect TX fifo almost empty offset

sdcard: rename cd_sdcard to cd_sd to avoid unnecessary clock domain.

liblitesdcard/sdcard: add SDCARD_MULTIPLE_BLOCK_SUPPORT define.

integration/soc/add_sdcard: update SDEmulator.

tools/litex_sim: cleanup cpu endianness.

Merge pull request #580 from Dolu1990/patch-2

Improve verilator compilation speed

boards/platforms/versa_ecp5: fix mising update.

tools/litex_crossover_uart: add host argument to connect to a remote server.

example: litex_server over PCIe running on a remote machine and create virtual uart on our local machine.

targets: add identifier on all targets and update Versa ECP5.

tools/remote/comm_pcie: use ctypes.c_uint32 to do 32-bit accesses and avoid double writes/reads.

tools/litex_crossover_uart: add base_address argument (required when wishbone translation).