special cases, sign of zero and inf matters: a.s ^ b.s

missed indentation of if statements in special cases

of.guard, of.round, of.sticky - of is a class with members "guard, round etc"

m.next not m.next +=

whoops, self.width not self.m_width

add corner case unit test function

diff on div and mul shows corrections stage missed out

use get_op functions, easier to do

product in multiply, not tot (was from add)

corrections in whitespace due to use of tabs

mul needs FPNum mantissa to be 24-bit on a and b, set 2nd arg False

add requirements (dependencies)

quite a lot of corrections to div special cases

add regression test on div

remove zeroing bugfix correction, not needed any more

split out edge cases from unit tests into common files

add operator argument to unit tests

add div unit tests

split out common double-precision unit test code

split out common double-precision unit test code

split out common unit test code

split out unit test common code

whoops wrong gitignore path

add jon dawson add64 unit tests

add comment for random number tests

test case fail, 2 numbers exceeded -INF but +ve INF was returned

whoops set mantissa = -127 instead of exponent... oops...

fix unit test use of xrange, replace with range

fix a - b = zero by adding special case

add unit tests

use straight << and >> operator instead of multi-level Mux

add .gitignore

Finished the module states and added __main__

Add more special cases to the module

Added comment to explain a case

Translated more of the special cases to nmigen

Translated some of the special cases to nmigen

Started to build module using functions instead plain translation from verilog to nmigen

Started to translate special cases

Done unpack in nmigen

add unit tests that push the mantissa to zero or close to zero

add TODO comment

test single-cycle align phase on 64-bit add

add single-cycle version of alignment process in fadd

add a variable-length single-cycle shift_down of mantissa, and unit test

add a MultiShift class for generating single-cycle bit-shifters

add extra comments

add double-width divide as well, and preliminary unit test

add beginning unit tests for 64-bit add

convert to more general base classes, start support for FP64

add extra random div unit test cases

add another random div test

comment divisor stages

rename (shorten) divisor variable names (and comment them)

add extra arbitrary div unit test

correct comments

first initial success with div algorithm

Fixed typo in get_b state

Did get_b state in nmigen

Did get_a state in nmigen

remove some test cases from div

add div experiment

Made a file and started to do porting from verilog to nmigen

op_normalise does not need overflow class arg

split out base classes into separate fpbase module

add op_normalise function

pad with zeros if needed in decode

separate common functions into FPBase class

move denormalisation to function

add comment on special operations

whitespace cleanup and more comments

get rid of unpack phase by making it part of the get_op

comment functions

rename round function to roundz (round is a keyword)

create put_z function

create pack function

create pack function

move round to function

move normalise_2 to function

use normalize_1 function

move round, guard and sticky to separate clas

add normalise_1 function

use get_op for get_b state too

create get_op function

move value, ack and stb to separate convenience class

use slice magic constants

re-enable commented-out tests

update README

remove unneeded import

whitespace

no real point adding reset for internal pipeline variables

add pipeline class and example

more arbitrary unit tests

use constant P128 instead of 128

add extra unit tests (infinity / NaN)

add extra unit tests

add extra unit tests

corrections to shift_down and is_overflow, test "1.0 + 2.0 == 3.0" works

lots and lots of debugging corrections...

improve assertion output for unit test